基于高速数模混合下分频模块实现的低抖动频率综合器

论文采用高速数模混编的下分频模块实现了一个低抖动射频锁相环频率综合器。在设计中采用了多项电路技术以提高锁相环系统中高速数模混合下分频模块的设计复杂度并提升了电路的性能。提出了一种改进型D-latch以提高下分频模块中的双模分频器速度与驱动能力。通过在双模分频器中将“或”逻辑门与D-latch整合,在降低了D触发器与逻辑门间的工作延迟的同时也降低了电路的复杂度。下分频模块中的可编程分频器采用了基于标准深亚微米CMOS单元库与更为精确的线负载模型的新设计方法实现。此外,锁相环中的电荷泵采用了改进的电路结构以提高其电流匹配度从而降低整个系统的抖动。芯片采用TSMC 0.18μm CMOS工艺实现。测试结果表明,所测得的频率综合器的在距离其中心频率100kHz处的相位噪声为-101.52 dBc/ Hz。所测得的系统的输出的RMS抖动仅为3.3ps。电源电压为1.8V时,功耗仅为36mW。     

DAB接收机中的低相位噪声低功耗高速数模混合下分频模块

本文实现了一种用于DAB数字广播调谐器的具有低相位噪声与低功耗的高速数模混编下分频模块。在设计中采用了若干项新的电路技术以提升电路的性能。采用了具有改进型源极耦合逻辑D触发器的同步分频器与具有改进型CMOS主从触发器的异步分频器实现了具有低相位噪声的双模分频器。在吞吐式计数器的设计中采用了一种更为精确的线负载模型。电路采用0.18-?m CMOS工艺实现。芯片面积为0.6mm?0.2mm。下分频模块中的双模分频器的输出信号在距载波中心频率10kHz频偏处的相位噪声仅为-118.2dBc/Hz。下分频模块的核心部分在1.8V供电电源下的功耗仅为2.7mW。     

A low power fast-settling frequency-presetting PLL frequency synthesizer

This work presents the design and implementation of a 2.4 GHz low power fast-settling frequency-presetting PLL frequency synthesizer in the 0.18μm CMOS process.A low power mixed-signal LC VCO,a low power dual mode prescaler and a digital processor with non-volatile memory are developed to greatly reduce the power consumption and the setting time.The digital processor can automatically calibrate the presetting frequency and accurately preset the frequency of the VCO under process variations.The experiment...     

一种低功耗频率预置快速锁定的锁相环频率综合器

本文提出了一种2.4GHz低功耗频率预置快速锁定的锁相环频率综合器,该频率综合器使用0.18um 的CMOS 工艺制作。设计了低功耗的混合信号压控振荡器,双模预置分频器,数字处理器和非易失性存储器来降低整体系统的功耗和减小锁定时间。数字处理器可以在工艺偏差的情况下自动的校正压控振荡器的预置频率,使得对振荡器频率的预置可以达到很高的精度。测试结果表明,在1.8V 的电源电压下,频率综合器的电流消耗为4mA,它的典型的锁定时间小于3us。     

低频率电荷泵锁相环设计

设计一款音频范围内的电荷泵锁相环,采用动态D触发器鉴频鉴相器及电流舵差分输入电荷泵。压控振荡器采用了对电容充放电的形式产生震荡波形,实现低频输出。采用HHNEC BCD035工艺并用Cadence软件实现仿真,实现250 kHz频率锁定,锁定时间为80μs,锁定时相位差为75 ns且压控振荡器控制电压纹波为5 mV。     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

一种锁相环中高性能电荷泵电路

设计了一种新型电荷泵电路.该电荷泵电路采用可调节共源共栅结构增大输出阻抗,具有结构简单、速度快、充放电电流匹配性好、抑制了电荷注入等特点.采用0.18μmCMOS工艺模型以及Hspice仿真工具的仿真结果显示,输出电压在0.4~1.3V之间变化时,电荷泵的充放电电流处处相等.     

一种先进的N分数锁相环频率合成器

分析了N分数PLL频率合成器，并把 Σ-Δ调制技术应用于频率合成器中，解决了频率分辨率和鉴相器工作频率之间的矛盾，同时大大提高了噪声性能。     

基于ADF4111的锁相环频率合成器设计

为得到性能优良、符合实际工程的锁相环频率合成器,提出了一种以ADI的仿真工具ADIsimPLL为基础,运用ADS(Advanced Design System 2009)软件的快速设计方法。采用此方法设计了频率输出为930~960 MHz的频率合成器。结果表明该频率合成器的锁定时间、相位噪声以及相位裕度等指标均达到了设计目标。     

A low-jitter wide-range duty cycle corrector for high-speed high-precision ADC

This paper presents a duty cycle corrector (DCC) circuit for high-speed and high-precision pipelined A/D converter. Combined charge pump is used to ensure the stability of the current source and the current sink, and the charge sharing effect can be suppressed to improve the accuracy of the duty cycle of the output clock. The added second-order low-pass filter with Miller capacitance to the differential output of combined charge pump not only saves the area, but also improve the loop stability, which making wider range of input duty cycle (10–90%). The circuit can also effectively suppress the clock jitter. The post-simulation results are based on SMIC 65 nm CMOS process. The duty cycle accuracy of output clock signal in the proposed DCC is 50±0.2%. In 200 MHz input frequency, 27 °C TT process corner, RMS jitter is about 186.6 fs, Peak-to-Peak jitter is about 1.447 ps. With 2.5 V supply voltage, the power consumption is 1.88 mW and the active chip area is 0.02 mm². This work has been successfully applied in 13-bit 200MSPS A/D converter.     

射频锁相频率合成器的设计与仿真

频率合成器可以提供大量精确、稳定的频率作为无线通信设备的本振信号。简要介绍了锁相环频率合成器的基本原理,并利用整数N锁相芯片ADF4112设计了一个宽波段的频率合成器。讨论了其中主要元器件的选择和环路滤波器的设计,利用先进设计系统(Advanced Design System,ADS)仿真软件对设计方案进行频域和瞬态响应仿真,并使用其中的优化工具对各个参数进行优化。仿真与优化结果验证了频率合成器的可行性,同时可以得到优化后环路滤波器的参数。     

CPU控制的数字锁相环频率合成系统的FPGA实现

介绍了一种CPU控制的数字锁相环频率合成系统的FPGA实现方案，深入探讨了设计原理及过程，并给出了详细的仿真波形。     

MC145163P型锁相频率合成器的原理与应用

Motolora公司的MC145163P是CMOS大规模集成锁相频率合成器,内部含有参考分频器、两个相位比较器和4位BCD/N分频器,配合环路滤波和压控振荡器就可以得到一个完整、实用的锁相频率合成器.文中介绍了MC145163P的基本性能,并结合实际应用详细介绍了由MC145163P和TTL压控振荡器74LS628组成的锁相频率合成电路,给出实际测量数据.     

一种数字调频系统专用频率合成芯片的设计

针对汽车音响收音数字调谐系统的实例,介绍了一种广播用双波段锁相环频率合成芯片的设计方法。设计采用串行端口按位传输数据的方式,在程序分频器部分使用了吞脉冲技术,不仅简化了控制器的操作,同时也获得了较高的频率分辨力,实际产品具有广泛的市场前景。     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.     

锁相环中基于电流控制技术的电荷泵的设计

锁相环能够跟踪输入信号的相位和频率,并输出相位锁定、低抖动的其他频率信号,广泛应用于通信系统中。高性能的锁相环芯片的设计,是当今通信领域研究的一个重点。文中对锁相环电路中的电荷泵电路模块进行改进,设计出一种带有电流控制技术的差分型电荷泵,实现了低功耗、高充放电速度的目的,并很好抑制电荷共享效应。同时通过电流模滤波器电路的设计,减小了整体电路的噪声,降低了功耗。     

一种低抖动电荷泵锁相环的设计

采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。     

一种应用于GNSS接收机的低噪声和低杂散频率综合器

A low phase noise and low spur phase locked loop （PLL） frequency synthesizer for use in global navigation satellite system （GNSS） receivers is proposed. To get a low spur, the symmetrical structure of the phase frequency detector （PFD） produces four control signals, which can reach the charge pump （CP） simultaneously, and an improved CP is realized to minimize the charge sharing and the charge injection and make the current matched. Additionally, the delay is controllable owing to the programmable PFD, so the dead zone of the CP can be eliminated. The output frequency of the VCO can be adjusted continuously and precisely by using a programmable LC-TANK. The phase noise of the VCO is lowered by using appropriate MOS sizes. The proposed PLL frequency synthesizer is fabricated in a 0.18 μm mixed-signal CMOS process. The measured phase noise at 1 MHz offset from the center frequency is -127.65 dBc/Hz and the reference spur is -73.58 dBc.     

一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环

介绍了一个用于高速信号传输的低功耗锁相环.提出了一种新的开环校准方法.该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间.在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数:例如衰减因子、相位裕度等.还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路.该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合.设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仪消耗约为lmA的电流.