具有改进型自适应频率校准的快速锁定频率综合器

本文介绍了一种具有改进型自适应频率教准（AFC）模块的快速锁定锁相环型频率综合器,该综合器使用0.18ucm CMOS工艺实现。AFC的工作模式有两种：频率校准模式和存储/加载模式。频率校准模式使用了一种新型的鉴频器可以把频率校准时间缩短到16uS。在存储/加载模式下,通过保存频率校准后的结果并且在需要时加载,AFC可在1uS内使压控振荡器（VCO）的频率恢复为校准过的频率点。测试结果显示,VCO的谐振范围为620~920MHz;在环路带宽为10kHz时,锁相环带内噪声为-82dBc/Hz;频率校准模式下的锁定时间为20uS而存储/加载模式下为5uS;在1.8V供电下,锁定后频率综合器的工作电流为12mA。     

基于MATLAB的锁相环频率合成器教学实践

通信系统性能好坏很大程度上取决于有没有一个良好的同步系统。在“通信原理”课程中提到了基于锁相环的同步系统,但是对这部分内容介绍简单,没有系统的推导以及结论。基于Matlab的锁相环系统,能够得到不同参数下的锁相环的环路滤波器幅频响应和闭环响应,在Simulink工具箱中,设计一个基于锁相环的频率合成器,让学生掌握锁相环相位锁定的原理以及同步系统,为通信原理课程学习提供了支持。     

一种适用于“模一”多带OFDM超宽带系统中跳频产生的3.96GHz锁相环

A fully integrated phase-locked loop（PLL） is presented for a single quadrature output frequency of 3.96 GHz.The proposed PLL can be applied to mode-1 MB-OFDM UWB hopping carrier generation.An adaptive frequency calibration loop is incorporated into the PLL.The capacitance area in the loop filter is largely reduced through a capacitor multiplier.Implemented in a CMOS process, this PLL draws 13.0 mA current from a single 1.2 V supply while occupying 0.55 mm2 die area.Measurement results show that the PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and-113 dBc/Hz at 1 MHz offset.The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps.The reference spur level is less than-68 dBc.     

一种适用于多带OFDM超宽带系统中的快速跳频3子带CMOS频率综合器

A fast-hopping 3-band （mode 1） multi-band orthogonal frequency division multiplexing ultra-wideband frequency synthesizer is presented. This synthesizer uses two phase-locked loops for generating steady frequencies and one quadrature single-sideband mixer for frequency shifting and quadrature frequency generation. The generated carriers can hop among 3432 MHz, 3960 MHz, and 4488 MHz. Implemented in a 0.13 μm CMOS process, this fully integrated synthesizer consumes 27 mA current from a 1.2 V supply. Measurement shows that the out-of-band spurious tones are below -50 dBc, while the in-band spurious tones are below -34 dBc. The measured hopping time is below 2 ns. The core die area is 1.0 ×1.8 mm^2.     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

整数/半整数锁相频率合成器的设计与实现

采用间接式频率合成技术,结合锁相环(PLL)以及现场可编程门阵列(FPGA)技术,设计出了一种整数/半整数频率合成器。所设计的电路,通过键盘的输入,液晶实时显示,直观模拟频率合成,达到了预期的效果。跟以前的设计比较,在性能指标、模拟的直观性和可操作性方面有了一定提高,不仅可用于实验演示,还可以作为频率源、频率计使用。     

高分辨率PLL频率合成器的关键指标分析

为了解决设计锁相环(PLL)频率合成器时关键指标相互矛盾的问题,以后置分频PLL频率合成器和前置倍频PLL频率合成器为例推导其频率分辨率、自然谐振频率、阻尼系数、环路捕捉时间、杂波抑制度等指标的数学表达式,研究了自然谐振频率和其他指标之间的联系,分析了频率分辨率与环路捕捉时间、杂波抑制度之间的矛盾.理论分析和仿真结果表明:相对于基本形式的PLL频率合成器,后置分频PLL频率合成器和前置倍频PLL频率合成器的频率分辨率得到同倍的提高,但后者的环路杂波抑制度和捕捉时间指标均随频率分辨率的提高而恶化,从而证明后置分频PLL频率合成器设计的有效性.这些结论可以作为设计PLL频率合成嚣的参考准则.     

串行数字锁相频率合成器的设计

介绍了一种利用AT89S52单片机控制数字锁相环LMX2316的低相位噪声频率合成器,分析了环路的带内相位噪声以及环路的锁定时间与环路带宽的关系,讨论了环路滤波器的设计,最后得到了与分析相符合的结果。     

太阳能直放站锁相环系统设计与应用

由于移动通信技术的发展,通信频率的变化范围越来越宽,为了解决太阳能直放站锁相环系统在满足输出频率和相位稳定的同时,兼顾直放站太阳能电源对整个系统实现低功耗供电的问题,文中研究了锁相环原理,分析了GSM太阳能直放站锁相环系统,采用高度集成的锁相环频率合成器和高转换效率的电源,并进行了其具体的电路设计与应用,同时进行了锁相环系统测试,满足直放站频率合成输出的性能要求。     

一种用于短距离器件的带自校准的∑-Δ分数分频频率综合器

介绍了一种应用于433/868MHz频段短距离器件的分数分频频率综合器.采用带自适应频率校准的宽带压控振荡器来覆盖要求的频段,并采用3位量化、3阶的Σ△调制器来实现分数分频和改善锁相环的带外噪声.测试结果表明,自适应频率校准能够正常工作,压控振荡器的频率调节范围为1.31～1.18GHz,在3MHz频偏处的带外噪声为-139dBc/Hz,分数毛刺低于-60dBc.芯片采用0.35μm CMOS工艺,芯片面积仅为1.8mm2,功耗仅为57mW.     

一种用于短距离器件的带自校准的∑-Δ分数分频频率综合器

介绍了一种应用于433/868MHz频段短距离器件的分数分频频率综合器.采用带自适应频率校准的宽带压控振荡器来覆盖要求的频段,并采用3位量化、3阶的Σ△调制器来实现分数分频和改善锁相环的带外噪声.测试结果表明,自适应频率校准能够正常工作,压控振荡器的频率调节范围为1.31～1.18GHz,在3MHz频偏处的带外噪声为-139dBc/Hz,分数毛刺低于-60dBc.芯片采用0.35μm CMOS工艺,芯片面积仅为1.8mm2,功耗仅为57mW.     

一种用于短距离器件的带自校准的Σ-Δ分数分频频率综合器

介绍了一种应用于433/868MHz频段短距离器件的分数分频频率综合器. 采用带自适应频率校准的宽带压控振荡器来覆盖要求的频段,并采用3位量化、3阶的Σ-△调制器来实现分数分频和改善锁相环的带外噪声. 测试结果表明,自适应频率校准能够正常工作,压控振荡器的频率调节范围为1.31~1.18GHz,在3MHz频偏处的带外噪声为-139dBc/Hz,分数毛刺低于-60dBc. 芯片采用0.35μm CMOS工艺,芯片面积仅为1.8mm2,功耗仅为57mW.     

宽带频率捷变锁相环设计

分析设计了快速跳频锁相环,采用VCO精确电压预置的辅助捕获方法可使PLL跳频时间大大缩短。详细介绍了VCO电压预置方式在电路设计各部分需要考虑的问题,给出了设计的原理样机和测试的结果。设计的锁相环频率切换速度快,在1~1.35 GHz范围内,5 MHz鉴相频率,任意两频点切换时间小于10μs;而且还具有杂散小(低于-70 dBc),相噪低(-95 dBc/Hz/10 kHz),体积小(80 mm×75 mm×22 mm),易于实现等优点。     

A fast AFC technique with self-calibration for fast-locking PLLs

A fast adaptive frequency calibration (AFC) technique with self-calibration for fast-locking phase-locked loops is presented with frequency-selecting switches. The proposed AFC directly calculates the proper switch states of the voltage-controlled oscillator (VCO). It requires only six clock cycles of the reference oscillator regardless of the number of VCO switches to reach the final switch state in the ideal case. The proposed method counts the number of VCO cycles per reference clock period for the minimum VCO frequency (MIN) and the maximum VCO frequency (MAX) during the first four-clock periods. For the following two-clock periods, the proper states of the VCO switches are set to the calculated value from MIN, MAX and the desired division ratio for a target frequency (EST). A frequency synthesiser with the proposed AFC was implemented on a 0.18?µm CMOS process. The AFC time decreased from 40 to 0.4?µs employing the proposed scheme such that the total lock time is 40?µs with the loop bandwidth of 40?kHz.     

基于锁定时间分析的锁相环频率合成器

提出了一种新的针对采用二阶无源滤波器的锁相环频率合成器锁定时间的估算公式,并通过仿真软件及实测结果对该公式进行了验证。基于该估算公式,设计了一种具有快速锁定功能的锁相环频率合成器。实验结果表明该锁相环频率合成器锁定时间小于7μs,具有快速锁定的功能。同时该锁相环还具有良好的相位噪声性能,对于32GHz输出信号相位噪声为-72dBc/Hz@1kHz以及-90dBc/Hz@1MHz。     

具有自动频率校准的宽频率范围Σ-Δ小数频率综合器

A wide range fractional-N frequency synthesizer in 0.18μm RF CMOS technology is implemented. A switched-capacitors bank LC-tank VCO and an adaptive frequency calibration technique are used to expand the frequency range.A 16-bit third-order sigma-delta modulator with dither is used to randomize the fractional spur. The active area is 0.6 mm~2.The experimental results show the proposed frequency synthesizer consumes 4.3 raA from a single 1.8 V supply voltage except for buffers.The frequency range is 1.44-2.11 GHz and the frequency resolution is less than 0.4 kHz.The phase noise is -94 dBc/Hz @ 100 kHz and -121 dBc/Hz @ 1 MHz at the output of the prescaler with a loop bandwidth of approximately 120 kHz.The performance meets the requirements for the multi-band and multi-mode transceiver applications.     

高分辨率频率合成器在机载电子设备中的应用

随着导航技术的发展,机载电子设备对频率源的频率稳定度、频谱纯度和频率分辨率均提出了更高的要求,除了频率源具有低噪声、高稳定度外,还要求具有较高的频率分辨率。文中提出了一种高分辨率、低噪声频率合成器的实现方法,为C波段高分辨率频率合成器的设计提供了良好的思路。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.