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GrΦstl是继承MD迭代结构和沿用AES压缩函数的SHA-3候选算法。目前的研究只针对GrΦstl算法的一种或两种参数版本进行实现,并没有针对GrΦstl四种参数版本的设计,缺少灵活性。在分析GrΦstl算法的基础上,采用可重构的设计思想,在FPGA上实现了GrΦstl四种参数版本。实验结果表明,在Xilinx Virtex-5 FPGA平台上,四参数可重构方案的面积为4279 slices,时钟频率为223.32 MHz,与已有的实现方法相比,具有面积小、时钟频率高及灵活性等优点。 相似文献
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针对网络安全加密系统中安全能力弱、开发成本高和实时能力差等问题,提出了一种基于FPGA的可重构加密引擎的设计方案,在详细论述了该加密引擎的总体设计结构的基础上,分析了FPGA实现中关键技术的解决方法。通过实验仿真表明:该引擎可以有效地提高FPGA器件的可重构性能,可重构资源比可以达到0.78,因此,该引擎在今后的嵌入式安全产品开发方面具有很好的速度和可重构应用前景。 相似文献
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FPGA芯片内部可重构配置系统设计 总被引:1,自引:0,他引:1
设计了可以配置单个逻辑阵列的FPGA芯片内部配置系统结构,提出了可重构配置的电路结构。在现有FPGA芯片结构的基础上,设计了可以根据实际需要有针对性地调整配置操作的系统以及相关的通信协议,使得调试开发过程中的操作时间尽可能缩短。 相似文献
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FPGA的VHDL设计策略 总被引:4,自引:0,他引:4
大规模的可编程逻辑器件已经显著改变了数字系统的设计过程,并且VHDL语言在设计中的作用也日益显著.简要论述了关于FPGA的VHDL设计中一些注意事项,提高电路描述的正确性,从而提高FPGA设计的性能. 相似文献
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针对当前水果分拣系统存在灵活性低、运行速度慢、资源利用率低的问题,采用现场可编程逻辑门阵列(Field Progranunable Gate Array,FPGA)设计了一款可重构水果分拣系统。系统主要分为水果分级子系统和机械手抓取子系统,结合水果颜色与形态特征实现水果精准分级与定位,通过异步串口通信协议(Universal Asynchronous Receiver Transmitter,UART)传输坐标信息,经逆运动学算法解算,由六轴机械臂实现实时分拣腐烂水果,再判定完好水果进行水果品质。经测定,该分拣系统可移植性高、运行速度快、资源利用率高,在水果分拣领域具有较高的应用价值。 相似文献
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为了提升国产平台的计算性能,采用国产CPU+FPGA的异构架构,设计了基于国产CPU的可重构计算系统。该系统包括基于国产CPU的主机单元和FPGA可重构加速单元,主机单元负责逻辑判断与管理调度等任务,FPGA负责对计算密集型任务进行加速,并采用OpenCL框架模型进行编程,以缩短FPGA的开发周期。为了验证该系统的性能,采用AES加密算法来测试该系统的计算性能,通过对不同长度的明文进行AES加密测试,并与CPU串行处理结果进行对比,得出:相比于单核FT-1500A CPU串行加密方式,采用可重构计算系统并行加密能够获得120多倍的加速比,且此加速比会随着明文长度的增加而成非线性增大。实验结果表明:基于国产CPU的可重构计算系统能够大幅提升国产平台的计算性能。 相似文献
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分析了量子行为的粒子群QPSO算法和粒子间相互协作的CQPSO算法结构的可并行性,并结合FPGA技术可并行处理信息的特点,说明了在并行运算模式下粒子的收敛性能。实验验证了QPSO和CQPSO算法的可并行性,并得到粒子收敛的相关数据,数据表明CQPSO算法粒子的收敛精度要远优于QPSO算法,但是粒子的收敛速度上面要远低于QPSO算法。 相似文献
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针对高级加密标准(Advanced Encryption Standard,AES)算法需要兼容不同工作模式以及不同密钥长度的加密需求,提出全通用AES加密算法。该算法通过设计可调节密钥扩展模块和模式选择模块,实现128/192/256位宽的加密,支持ECB/CBC/CFB/OFB/CTR 5种工作模式。基于Xilinx公司的XC7VX690T FPGA综合仿真,资源消耗为1 947 Slices,最高工作频率为348.191 MHz。 相似文献
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根据IEEE802.3-2005和IEEE802.3ae标准,在Xilinx公司的Virtex6系列XC6VHX255T器件上设计实现了万兆以太网MAC层控制器。与千兆以太网相比,万兆以太网使用更宽的数据位宽和更高的时钟频率,这使得其MAC层控制器的设计和实现都面临新的挑战。在解决了数据并行处理、不定长字节CRC编码/校验及与千兆以太网兼容等问题的基础上,设计实现了万兆以太网MAC层控制器。经布局布线后仿真验证,说明该设计可满足万兆以太网实际应用的要求。 相似文献
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在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。 相似文献
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基于FPGA的快速连通区域标记算法的设计与实现 总被引:1,自引:0,他引:1
针对无行消隐图像不间断输入的高速图像处理情况,提出一种快速连通区域标记算法的硬件实现方法。利用游程编码优化标号生成算法,减小临时标号数量和等价表长度,并可同时完成特征提取;利用逐像素扫描法,以单时钟周期实现标号跟踪;利用等价表合并方法完成标号合并和特征合并。FPGA仿真结果表明:对连续输入的二值图像进行连通区域标记和特征提取时,运行时间仅由图像输入时间和等价表合并时间组成,明显优于其他方法,可适用于图像的快速识别与跟踪。 相似文献