三模冗余中局部重构及模块同步技术研究

传统的三模冗余方法仅能容错,无法进行故障修复,当两个模块出错时系统将无法正常工作;采用局部动态可重构技术虽然可以修复故障,但修复后的模块与其他模块状态不同步,无法立即工作,需等待系统完成当前任务后重新同步,在同步前如果另有模块发生故障,系统仍将无法工作。本文对三模冗余系统中的模块同步方法进行了研究,当某一故障模块被重构修复后,可以迅速与其他模块同步,尽快加入系统工作,避免因故障积累造成的系统失效。该方法可以有效缩短冗余模块从故障修复到重新加入系统工作之间的等待时间,大大提高三模冗余的可靠性。     

基于异步电路技术改进三模冗余结构

在借鉴异步电路技术的基础上,对传统三模冗余(TMR)结构进行了改进,提出了基于异步C单元的双模冗余(DMR)结构和基于DCTREG的时空三模冗余(TSTMR-D)结构. DMR结构每位只需两个冗余单元,并采用异步C单元对冗余单元的输出进行同步. TSTMR-D结构采用解同步电路中显式分离主从锁存器的结构,可以广泛用于各种流水线.在SMIC 0.35μm工艺下分别以DMR,TMR和TSTMR-D结构实现了3个容错8051内核.错误注入实验结果表明,与TMR结构相比,DMR结构可以减小芯片面积,提高芯片性能,同时具有容时序逻辑SEU的特性. TSTMR-D结构在恰当的面积和延迟开销下,可以对各种类型的电路结构进行全面的SEU和SET防护.     

具备重构能力的三模冗余器载计算机研究

器载计算机是航天器电气系统的重要组成部分,需要冗余技术来满足其高可靠性运行要求。为了保证航天器上计算机在出现异常故障时仍能正常工作,对传统三模容错结构、具有降级功能的三模容余结构的体系结构、算法原理、关键技术等内容进行了研究。综合使用多种检测机制确保可靠锁定故障机,基于故障机无法修复时再逐步降级使用的策略,以正常工作的当班机为基础,通过故障机在每个流程的开始读取刷新后的当班机指针和重要状态参数并在流程的结束向当班机发送同步请求的方式,提出了一种具备重构能力的三模冗余器载计算机设计方案,设计了三模冗余重构流程,使故障机具备自修复的能力。实践表明,该重构方法能有效地提高器载计算机系统的可靠性,对高可靠器载计算机设计与实现具有较好的工程参考意义。     

基于多级认证的三模冗余系统自毁策略设计

为了确保嵌入式计算机系统内关键数据及程序的高安全性及可靠性,研究了认证技术及自毁方式,提出了多级认证的概念,给出3种关键信息的自毁方式,同时基于多级认证的流程设计一种多级自毁策略.在一个三模冗余加热备份模块的模型机的基础上,设计并实现了基于该策略的自毁安全子系统,并给出具体实验结果.结果表明,该设计可行,其功能满足设计要求,为此领域的后续工作提供研究参考,对开展具有自毁功能的嵌入式系统研究具有重要的意义.     

三模冗余系统的可靠性与安全性分析

轨道交通运行控制系统对安全计算机平台的可靠性及安全性要求很高。为此,采用马尔可夫模型,在考虑故障检测率、维修率及共模故障影响的情况下,通过Matlab仿真分析故障检测率及维修率对安全计算机平台可靠性与安全性的影响。结果表明,基于三模冗余的安全计算机平台具有较高的可靠性和安全性。     

基于三模冗余架构的航天器FPGA可靠性设计

为提高航天器FPGA设备的可靠性,提出基于三模冗余架构的航天器FPGA可靠性设计。根据FPGA架构的基础连接原理,设计处理单元、配置单元、射频单元与双闭环电路组织,完成航天器FPGA的拓扑结构研究。在此基础上,连接总线通信串口,按照数据缓存的队列请求,控制总线状态机的既定化状态,完成航天器FPGA结构的传输转换。分别调试关键器件FPGA、复位航天芯片、整星联合三项,实现三模冗余架构的特性分析,完成基于三模冗余架构的航天器FPGA设计。实验检测结果表明,随着设备航行时间的增加,MPPT、SPPT指标的最大数值均占比70%以上,航天器FPGA的高可靠属性得以有效保持。     

基于三模冗余的运载火箭增压控制设备设计

目前某型号运载火箭增压输送系统采用机械式控制方式,该方式调试难度较高、误差较大;为此提出了一种基于三模冗余的数字式增压控制设备方案;该增压控制设备采用3个完全相同的处理单元进行压力数据采集及处理,在每个处理单元中,由数字式压力传感器进行贮箱压力测量并传送给单片机;通过单片机进行软件滤波和数据分析判读处理,输出控制信号;采用高可靠硬件表决单元对单片机输出的控制信号进行三取二表决,输出最终的电磁阀控制结果;试验表明,该增压控制设备易于调试和测试,测量精度在1%以内;该增压控制设备已完成样机研制,具有较高的通用性及可靠性。     

一种面向SRAM型FPGA的三模冗余分区自修复方法研究

SRAM型FPGA的低成本及其现场可编程性使其在航空航天工业中很受欢迎.为解决FPGA受宇宙辐射引起的单粒子效应(Single Event Effect,SEE),常使用三模冗余(Triple Modular Redundancy,TMR)这一缓解技术.该技术通常与配置刷新技术一起用来加固基于SRAM的FPGA.传统的...     

基于VxWorks新型映像的三模冗余启动机制研究

针对VxWorks启动映像依赖于ROM地址,不能适应航天型号中三模存储要求的缺点,利用VxWorks自带的压缩算法,按照航天型号软件任务要求设计了一种基于VxWorks内存型映像的新型压缩映像,实现了软件映像与ROM区地址无关;并且实现了新型压缩映像的三模冗余引导启动,启动时每一个bit数据都从三份映像获取,并进行三取二判断,将最后结果拷贝到内存作为目的映像的bit数据,目的映像启动后能够回写正确数据自动纠正空间环境下可能发生的单粒子翻转错误,为软件的可靠启动建立了基础。     

基于三模冗余设计的低成本高可信微纳通用计算机

引入商用现货技术成为微纳卫星设计的发展趋势;针对微纳卫星电子系统低成本、小型化、高可靠的应用发展需求,分析对比国内外微纳卫星星载计算机设计特点,提出一种基于三模冗余设计的低成本、高可信微纳通用计算机体系架构,利用接口标准化、软件分层化设计和三模冗余、硬件看门狗等加固设计,构建了一套通用、稳定、可靠的电子系统,并展望了其在科学实验与新技术演示验证、分布式空间系统、军事等方面良好的应用前景。     

面向分布式流体系结构的多副本积极容错技术

随着互联网环境下计算系统规模的不断扩大,分布式流体系结构的可靠性问题面临着严峻的挑战。以多模冗余容错技术为基础,针对软错误提出了一种面向分布式流体系结构的多副本积极容错技术TREFT,利用三个程序副本进行高效的检错与纠错。在分布式流体系结构原型系统上的实验结果表明,该技术能有效提高系统的可靠性,具有较低的容错成本,平均增加10.77%的容错开销。     

Partial-TMR:A New Method for Protecting Register Files Against Soft Error Based on Lifetime Analysis

High-energy particles in the space can easily cause soft error in register file (RF).As a critical structure in a processor,RF often stores data for long periods of time and is read frequently,resulting in a higher probability of spreading corrupted data to other parts of the processor.The triple modular redundancy (TMR) is a common and effective fault tolerance method that enables multi-bit error correction.Designing full TMR for all the registers could cause excessive area and power overheads.However,some registers in RF have less impact on processor reliability.Therefore,there is no need to design TMR for them.This paper designs an efficient strategy which can rate the registers in RF based on their vulnerability.Based on the proposed strategy,a new RF fault tolerance method named Partial-TMR formulates in this paper,which selectively protects more vulnerable registers against multi-bit error,and improves fault tolerance efficiency.For integer RF,Partial-TMR improves its soft error correction capability by 24.5％ relative to the baseline system and 3％relative to ParShield,while for floating-point RF,the improvement comes to 5.17％ and 0.58％ respectively.The soft error correction capability of Partial-TMR is slightly lower than that of full TMR by 1％ to 3％,but Partial-TMR significantly cuts the area and power overheads.Compared with full TMR,Partial-TMR decreases the area and power overheads by 71.6％ and 64.9％,respectively.It also has little impact on the performance.Partial-TMR is a more cost-effective fault tolerance method compared with ParShield and full TMR.     

大规模MPI 并行计算的可扩展三模冗余容错机制

随着系统规模的扩大,并行计算的性能不断提高,但可靠性却也在不断下降,因此需要采用某种容错机制来容忍或恢复硬件故障和数据错误.目前常用的容错机制Checkpoint/Restart和多模冗余均引入了额外的开销,这些开销均在某种程度上制约了并行计算的可扩展性.因此,在高性能计算需求不断增长的今天,可扩展容错机制的设计显得尤为迫切和重要.以三模冗余(triple modular redundancy,简称TMR)为典型案例,描述了传统TMR在大规模MPI 并行计算上的实现方法,分析了该机制所面临的实际问题,进而指出传统TMR制约了并行计算的扩展.根据该技术所面临的问题,设计了可扩展三模冗余(scalable triple modular redundancy,简称STMR),并进一步验证了其有效性和可扩展性.该机制不仅能够处理Checkpoint/Restart针对的fail-stop故障,还能够解决绝大部分硬件不能直接感知的数据错误.最后,借用BlueGene/L的系统参数进行模拟,预测当系统规模增大时,在分别采用TMR和STMR的情况下并行计算可扩展性的变化,结果进一步验证了STMR是可扩展的容错机制.     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

面向DSP的超字并行指令分析和冗余优化算法

如今单指令多数据流(SIMD)技术在数字信号处理器（DSP）上得到了广泛的应用,现有的向量化编译器大多都实现了自动向量化的功能,但是编译器并不适合支持DSP为特征的SIMD自动向量化,主要由于DSP复杂的指令集、特有的寻址模型,以及依赖关系或者数据非对齐等原因而导致向量化效率不高。为了解决此问题,在基于Open64的超字并行(SLP)自动向量化编译系统后端,对SLP自动向量化中的指令分析和冗余优化算法进行了添加和改进,生成更加高效的向量化源程序。实验结果表明,该优化方法能有效提高DSP性能并降低功耗。     

容错计算机联锁系统

容错计算机联锁系统是使用容错计算机构成的车站计算机联锁系统,其基本思想是：通过TMR的硬件冗余方式,实现系统的高可靠性和高安全性.该文将介绍我国两种典型的容错计算机联锁系统(TYJL&TR9、DS6&20型),并对其可靠性和安全性进行定量的分析.     

一种对称斜置式四陀螺惯导冗余配置方案

针对惯性器件冗余数量少,捷联惯导系统可靠度提升少的问题,首先分析了冗余优化准则的等价性,给出了最优冗余配置的充要条件。在基于四陀螺的正交方案、斜置方案和圆锥方案可靠度对比分析的基础上,提出一种对称斜置式方案,能进一步提高四陀螺方案的捷联惯导系统可靠度,而且该方案在陀螺出现故障时,系统精度具有很好的一致性,仿真结果表明：对称斜置式方案是陀螺数量为4个时的最优配置方案之一。该方案对于冗余数量较少的舰船惯导系统设计具有较强的借鉴意义。     

利用冗余核的MPSoC故障检测方法

在处理器可靠性研究中,为在容错机制部署与容错开销之间达到较好的平衡,提出一个利用冗余核进行检测代码计算任务的多处理器片上系统(MPSoC)故障检测方法。该方法利用多核系统天然的冗余特性,将用于进行故障检测的冗余代码中的大部分计算任务转移到冗余核中进行,检测软件控制流的正确性和数据的一致性,实现MPSoC的故障检测。所提方法无需添加额外硬件,通过指令级的冗余进行故障检测,可满足系统可靠性需求,同时又能减少面积开销,在性能方面和花销上做到有效的权衡。在一个MPSoC上对所提方法进行验证实验,通过故障注入,运行多个基准程序进行有效性验证,并将所提方法与几种具有代表性的软件检测硬件故障方法故障检测能力、面积、内存以及性能花销等方面进行比较,实验结果证明所提方法有效且能够在性能和花销之间取得较好的权衡。     

The design and implementation of a modular and extensible Java Virtual Machine

This paper describes the design, implementation, and experimental evaluation of a modular and extensible Java? Virtual Machine (JVM) infrastructure, called Jupiter. The infrastructure is intended to serve as a vehicle for our research on scalable JVM architectures for a cluster of PC workstations, with support for shared memory in software. Jupiter is constructed, using a building block architecture, out of many modules with small, simple interfaces. This flexible structure, similar to UNIX® shells that build complex command pipelines out of discrete programs, allows the rapid prototyping of our research ideas by confining changes in JVM design to a small number of modules. In spite of this flexibility, Jupiter delivers good performance. Experimental evaluation of the current implementation of Jupiter using the SPECjvm98 and the EPCC Java Grande single‐threaded and multithreaded benchmarks reflects competitive performance. Jupiter is on average about 2.5 times faster than Kaffe and about 2 times slower than the Sun Microsystems JDK (interpreter versions only). By providing a flexible JVM infrastructure that delivers competitive performance, we believe we have developed a framework that supports further research into JVM scalability. Copyright © 2003 John Wiley & Sons, Ltd.     

A constructive design method for two-layer perceptrons and its applicatio to the design of modular neural networks

Abstract: A multilayer perceptron is known to be capable of approximating any smooth function to any desired accuracy if it has a sufficient number of hidden neurons. But its training, based on the gradient method, is usually a time consuming procedure that may converge toward a local minimum, and furthermore its performance is greatly influenced by the number of hidden neurons and their initial weights. Usually these crucial parameters are determined based on the trial and error procedure, requiring much experience on the designer's part.
In this paper, a constructive design method (CDM) has been proposed for a two-layer perceptron that can approximate a class of smooth functions whose feature vector classes are linearly separable. Based on the analysis of a given data set sampled from the target function, feature vectors that can characterize the function'well'are extracted and used to determine the number of hidden neurons and the initial weights of the network. But when the classes of the feature vectors are not linearly separable, the network may not be trained easily, mainly due to the interference among the hyperplanes generated by hidden neurons. Next, to compensate for this interference, a refined version of the modular neural network (MNN) has been proposed where each network module is created by CDM. After the input space has been partitioned into many local regions, a two-layer perceptron constructed by CDM is assigned to each local region. By doing this, the feature vector classes are more likely to become linearly separable in each local region and as a result, the function may be approximated with greatly improved accuracy by MNN. An example simulation illustrates the improvements in learning speed using a smaller number of neurons.