56 Gbps高速信号传输系统仿真验证设计

新一代高性能计算机的高速信号传输系统采用56 Gbps PAM4信号实现，传输通道跨越多块PCB板和多级连接器，信号完整性设计面临极大挑战。提出了面向全通道的56 Gbps高速信号传输系统仿真验证方案，通过板材参数校准、连接器参数测试、PCB布线模型提取，建立了更接近实际情况的复杂传输通道模型，并进行了全通道协同仿真实验。通过仿真实验与设计优化迭代，成功保障了56 Gbps PAM4高速信号的稳定可靠传输。     

高速SERDES的多板传输技术与SI仿真

随着SERDES传输速率达到10Gbps,高速PCB上的信号传输尤其是多板间传输,已经成为高速设计的实现难点。高速PCB及其要素的设计、分析、仿真,以及高速传输链路的设计优化,是多板SERDES传输实现更高速率的关键。本文对高速串行SERDES的原理和架构进行了深入分析,研究了多板传输中影响信号完整性（SI）的关键因素和建模优化方法;最后,针对实验电路板建立了多板仿真模型,对实际的SERDES差分网络进行了仿真分析。     

基于仿真的14Gbps高速通道设计与优化

信号传输速率是衡量高性能计算机系统的一项重要指标,随着现代高性能计算系统中的信号传输速率达到并超过10Gbps,快速提高的信号速率使得高速通道的设计面临严峻挑战。基于信号完整性仿真分析,对一款14Gbps高速通道进行优化设计。通过手动3D建模与真实模型提取的混合建模技术提高仿真速度,采用全通道协同仿真预测高速通道的整体性能和瓶颈,并重点对过孔、介质材料、线宽和线间距等进行仿真实验与优化,成功实现了14Gbps高速信号的稳定传输。     

基于HFSS的差分信号回流路径设计与仿真

为满足高速电路中差分信号对信号线的低反射与高传输的设计要求，通过对差分信号线的电磁场分布与耦合情况的理论分析，提出了差分信号回流路径的一种优化方案，并给出了建模仿真的方法。运用三维电磁仿真软件HFSS通过在模型中设置参考平面、过孔相关信息等操作分别对差分信号的回流路径进行设计与仿真，利用S参数及模型电场分布分析差分信号的信号质量。仿真结果表明，本优化方案能够有效降低信号线的反射，提高信号线的传输性能与信号完整性。     

40Gbps多信道RZ/NRZ码传输色散时频特性分析

采用分步傅里叶法求解信号在多信道系统中满足的耦合非线性薛定谔方程组,建立40Gbps多信道通信系统的传输模型,以该模型仿真分析了NRZ码和RZ码的传输性能,并引入时频分析方法分析信号的传输性能。仿真结果表明,RZ码能量集中,误码率低;在40Gbps通信系统中RZ码对PMD有一定的抑制作用,降低了系统OSNR灵敏度的要求,有利于现在的10Gbps的光纤通信系统速率升级到40Gbps。     

Gbps串行链路信号完整性分析与设计

本文对影响Gbps串行链路信号完整性(SI)的主要原因进行了详细分析,提出了一系列改善信号完整性的解决方法和思想。实际设计了实验背板,测试结果验证了方法的有效性。     

高性能计算机系统MGH串行背板设计

高性能计算机和通信系统的互连传输速率超过10Gbps,信号频谱高端已达数10GHz(MGH)以上。本文分析了MGH背板的互连方式,讨论了高性能PCB板材和连接器的性能和应用能力。针对MGH背板高速率串行传输的信号完整性设计要求,提出采用小角度布线、反钻和双直径过孔的设计技术,并在工程设计中得到了成功应用。     

硅转接层高带宽存储互连通道信号完整性设计及仿真

HBM存储器由于超高的存储带宽在大数据、智能计算等领域具有广阔的应用前景.支持超细线宽的硅转接板是实现存储器与芯片间HBM信号互连的主要载体,从HBM 1.0到HBM 2E,信号速率达到3.2 Gbps,信号完整性问题不容忽视.从HBM颗粒管脚阵列结构出发,分析信号布线和线宽间距极值.建立2层信号线传输模型,提炼频域阻...     

美国国家半导体率先推出符合 AEC-Q100标准的LVDS交叉开关、驱动器及接收器系列产品

<正>美国国家半导体公司宣布推出一系列全新的达到汽车应用等级的低电压差分信号传输(LVDS)2x2交叉开关,具备业界最佳的信号完整性和抗干扰能力,以及高达3.125Gb/s的     

一种高分辨率远程差分视频路由控制方法

针对高分辨率视频远程传输与切换需求,提出了远程差分视频解决方案,研究了基于差分信号的远程视频发送技术、基于均衡与延迟控制的高分辨率视频信号完整性技术,设计了基于AD8176芯片的加固型差分视频切换矩阵,差分视频实现三对双绞线发送,传输距离达到200m,视频切换采用矩阵式,容量为16*9,视频带宽350MHz,实现了1600*1200高分辨率视频的路由控制,在指挥自动化、会议电视、视频监控等领域应用前景广泛。     

多通道LVDS的实现及传输错误处理

低电压差分信号LVDS是下一代通讯协议采用的数据传输形式．结合并行RapidIO协议的实现给出了用CPLD器件及VHDL语言实现多通道LVDS的方法；详细讨论了多数据通道高速数据传输时由于时钟一数据错位和数据线闯延迟差异引起的传输错误；对这种传输错误处理有几种解决方案，论文采用4位通道对齐器消除4位以内的传输错误，给出了通道对齐器的实现方法及仿真波形；在RapidIO协议验证板上验证了多通道LVDS数据传输的实现方法，并通过实验测得8位并行LVDS的数据传输率可达300MB／秒，实验表明多通道LVDS实现简单，抗干扰能力强．     

Transmitter equalization for 4-Gbps signaling

Most digital systems today use full-swing, unterminated signaling methods that are unsuited for data rates over 100 MHz on 1-meter wires. We are currently developing 0.5-micron CMOS transmitter and receiver circuits that use active equalization to overcome the frequency-dependent attenuation of copper lines. The circuits will operate at 4 Gbps over up to 6 meters of 24AWG twisted pair or up to 1 meter of 5-mil 0.5-oz. PC trace. In addition to frequency-dependent attenuation, timing uncertainty (skew and jitter) and receiver bandwidth are also major obstacles to high-data rates. To address all of these issues, we've given our system the following characteristics: An active transmitter equalizer compensates for the frequency-dependent attenuation of the transmission line. The system performs closed-loop clock recovery independently for each signal line in a manner that cancels all clock and data skew and the low-frequency components of clock jitter. The delay line that generates the transmit and receive clocks (a 400-MHz clock with 10 equally spaced phases) uses several circuit techniques to achieve a total simulated jitter of less than 20 ps in the presence of supply and substrate noise. A clocked receive amplifier with a 50-ps aperture time senses the signal during the center of the eye at the receiver     

PCIE信号完整性问题的分析与优化

PCI-Express是点对点的高速差分互连总线,是计算机系统上高速IO常用的总线,根据吞吐带宽的要求,可选择X1、X4、X8、X16的模式.由于PCIE2.0速率已达5Gbps,对传输线距离有一定的限制,若要实现超长距离的传输会导致信号衰减过大,在芯片接收端造成码间干扰、抖动、损耗等问题.针对工业计算机PCIE2.0...     

PCIE2．0的超远距离传输实现

PCIE2．0作为用于芯片间和板间互连的、高性能、点对点、基于报文互换的新型I／O互连技术,已被公认为行业的标准,在计算机系统中得到了广泛应用。PCIE2．0在物理层采用基于SERDES的串行通信技术,数据传输速率可达5Gbps,最多支持32通道。随着信号频率的增加,信号完整性问题变得日益突出,衰减、串扰和抖动的共同作用导致信号严重失真,传输距离受到限制。采用一种高效能的中继芯片,对PCIE2．0总线高速串行信号进行中继,实现了远距离传输,并在、实际系统中得到了验证。     

给定偏差约束下的时钟布线局部拓扑构造优化算法

提出一种时钟树布线算法,在给定偏差约束下,采用新的匹配策略考虑偏差约束进行局部拓扑优化,优先匹配延迟目标大的结点,将其置于时钟树拓扑结构底层;结合缓冲器的插入,抑制了蛇行线的产生．实验结果表明,对使用过时钟偏差调度算法优化后的电路,该算法可在时钟布线阶段有效地减少时钟线网中连线与缓冲器的总电容．     

TDR特性阻抗测试技术应用

当传输线的阻抗不连续时,将会产生多重反射,并破坏电路系统信号的完整性。通常使用时域反射计法（TDR）测量传输线的特性阻抗值。TDR法测试具有快速、简单、经济、实用、精度较高的特点。该测试方法又分为单端测量和差分测量两种,目前,单端测量的结果比较稳定,也较为常用。     

基于DSP的双旋转纬纱检测仪

该文介绍了一种基于DSP的双旋转纬纱检测仪,该方法利用两组构造完全相同的旋转扫描机构,协同完成纺织品纬斜的测量,并采用数字信号处理技术保证两个通道的一致性,提高了测量速度与测量精度。