基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。     

基于FPGA的流水线CORDIC算法的DDFS设计

在射频系统后端信号处理调制解调系统中,直接数字频率合成器(DDFS)起着非常重要的作用。介绍了CORDIC算法的基本原理,提出了一种利用流水线结构生成高频率分辨率、高动态范围正弦波的方法,并给出了利用FPGA实现该流水线结构CORDIC算法的过程。     

基于CORDIC算法的流水型DDS设计与研究

在分析CORDIC算法原理基础上,提出了一种基于CORDIC算法的流水型DDS结构,用以取代传统的ROM查找表法。同时对输入角度进行预处理,对迭代结果进行后处理,实现了整个周期的三角函数计算。设计采用verilog语言描述,在QuartusⅡ9．0下编译综合,以及Modelsim-altera6．4进行了仿真。结果表明,该算法比传统算法具有计算角度范围大、高速度和低资源的优势。     

一种基于CORDIC算法的高精度数控振荡的ASIC设计

提出了一种基于CORDIC(COordinate Rotation Digital Computer)算法的流水线型数控振荡器的实现方法。硬件描述语言的仿真与综合结果表明，采用这种方法设计的数控振荡器精度高、误差小、结构简单；与基于查找表的数控振荡器相比，更易于ASIC实现。     

基于CORDIC算法的线性调频直接数字合成实现

本文介绍了一种应用CORDIC算法的线性调频直接数字合成(DDS)的实现方法。由于DDS输出的余弦波形直接由极坐标系中的幅度值和角度值确定,而CORDIC算法将极坐标系直接转换为包含正、余弦值的直角坐标系,从而实现频率数字调制。通过计算机仿真和FPGA硬件实现表明,采用这种算法的DDS是高精度和高效的。     

基于改进CORDIC算法的DDFS设计

设计了一种基于改进CORDIC算法的直接数字式频率合成器(DDFS)。在CORDIC算法的基础上,采用角度重编码来进行迭代方向预测,避免了传统算法中迭代方向需要由剩余角度与输入角度反复比较的不足;运用少数比特迭代法,对迭代过程进行优化,减少了迭代次数,降低了传统CORDIC算法的运算量。     

基于混合CORDIC算法的高速DDS设计

在详细分析DDS的基础上,针对传统DDS在输出频带范围和输出杂散上的缺陷,提出了一种高速、低功耗的DDS数字电路设计方案。利用相位补偿和相位分路技术,在保持工作频率不变的情况下有效地提高了DDS输出频率,同时采用混合型CORDIC算法实现相幅转换,以优化其在运算速度和相位精度方面的性能。在1.2 V,25 ℃,TT条件下进行仿真,结果表明,当时钟频率为500 MHz时,DDS输出信号SFDR达到88.068 dB。     

内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

基于CORDIC算法的高速ODDFS电路设计

为了满足现代高速通信中频率快速转换的需求,基于坐标旋转数字计算(CORDIC,Coordinate Rotation Digital Computer)算法完成正交直接数字频率合成(ODDFS,Orthogonal Direct Digital Frequency Synthesizer)电路设计方案.采用MATLAB和Xilinx System Generator开发工具搭建电路的系统模型,通过现场可编程门阵列(FPGA,Field Programmable Gate Array)完成电路的寄存器传输级(RTL,Register Transfer Level)验证,仿真结果表明电路设计具有很高的有效性和可行性.     

一种低复杂度DDFS的设计与ASIC实现

提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构.采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度.用标准Verilog HDL实现整个DDFS;采用SMIC 0.18μm CMOS工艺库进行设计和实现.经仿真测试,该方法输出的频谱杂散大于60 dBc,仅需344位的ROM,工作频率可达100 MHz.整个DDFS的芯片面积为300μm×350μm.可满足大多数无线通信系统的要求.     

一种多通道直接数字频率合成器的设计

基于直接数字频率合成(DDS)的原理,设计实现了四通道的直接数字频率合成器。其内部集成四路DAC,最高工作频率达到500 MHz。分析实现相位幅度转换的CORDIC算法原理并进行算法改进,降低了整体电路的功耗。     

一种新的快速并行结构的优化CORDIC算法

对传统的CORDIC算法进行改进,采用角度二进制低位转换成两极的模式和基本角度线性编码方式,更易于确定旋转方向,加快迭代速度。迭代过程中低位采用最高非零位最大逼近角的算法,高位采用基于4∶2压缩器的高速进位加法器的结构,在精度提高时其速度优势更加明显。实现结构采用流水线方式,不需要ROM存储空间,节省逻辑资源,满足高速高精度领域的运算要求。     

基于Delta-Sigma的DDFS设计

该文主要介绍一种基于Delta-Sigma的DDS,通过分析Delta-Signm波形产生技术,提出了Delta—Sigma频率源实现方案,并在MATLAB和FPGA实验板上分别验证了其优点和可行性,用高阶的Delta-Sigma调制器代替高成本的DAC,设计出了一套高性能低杂散的DDS信号源。     

基于CORDIC的指数函数的FPGA实现

指数函数的应用领域十分广泛。本文首先介绍CORDIC算法双曲系统的基本原理及其计算模式.对CORDIC内核及前处理单元做了详细分析。在迭代算法的基础之上.采用流水线技术.以面积换速度.给出了一种基于流水线的CORDIC:算法来实现指数函数.具有很高的精度和很快的速度.使设计出的软核能够在精度要求很高的场合中运行。用Verilog HDL对其编程设计.进行功能仿真和时序仿真.及下载测试.结果表明该函数具有很好的实用性。     

0.35μm SiGeBiCMOS10位1GSPS单片直接数字频率合成器

设计了一个基于SiGe BiCMOS工艺的高速数字频率合成器。该电路在一块芯片上集成了DDS核、分段式电流舵DAC、并/串接口、时钟控制逻辑等模块。芯片采用标准0.35μm SiGeBiCMOS工艺流片。测试结果表明,DDS能够生成高速、高质量的正弦/余弦捷变波形。     

一种基于贪婪算法的CORDIC改进算法

针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与旋转角度的优化,从而可以达到串行转并行和减少迭代次数、节约资源的目的。该算法可以应用于三角函数的复杂函数的硬件实现中。仿真结果表明,在迭代次数相同的情况下,改进算法较传统算法可以获得更高的精度。最后,在Xilinx FPGA的Spartan-3E芯片上实现了改进的CORDIC结构。与传统CORDIC算法相比,在运算精度为10-5时,可以节省Slices、LUTs(Look Up Tables)资源分别为28%和25%。     

一种改进超四算法的DDS设计

为了提升直接数字频率合成器(Direct Digital Synthesizer,DDS)的性能,针对DDS的相幅转换器进行了改进。基于坐标旋转数字计算算法(Coordinate Rotation Digital Computer Algorithm,CORDIC),利用三角函数角度近似的性质和相位寻址位与旋转角度的转换关系对超四算法改进,得到了仅需一次单向旋转的改进算法,并给出了该算法实现的电路结构。通过Matlab仿真分析,该电路无杂散动态范围值可以达到-119. 1 dBc,输出误差小于1. 05×10^-5。基于Xilinx的FPGA平台进行仿真实验,结果表明该电路结构的输出延时不超过21 ns,相比其他类型的CORDIC算法提升了近48!的速度,同时面积资源也明显减少。该设计可以为雷达、通信等系统优化提供新的思路。     

改进型高速高精度CORDIC算法及其在DDFS中的应用

提出了一种新的选择迭代式高速高精度CORDIC（COrdinate Rotation Digital Computer）算法.基于表驱动法缩小目标旋转角度,通过改进的基本角度选择方法旁路不必要的迭代;并以移位和减法实现幅度校正,减小硬件资源消耗.设定角度误差小于10^-5rad时,迭代次数减小至7次以下.在DDFS（Direct Digital Frequency Synthesizer）的应用中,利用区间压缩技术在Xilinx的FPGA中实现20位定点小数电路设计.仿真及实测结果表明,该算法幅度误差小于2×10^-5,输出延时不大于43.5ns,同时硬件资源消耗不增加.     

基于改进Scaling-Free CORDIC算法的DDS

直接数字频率合成器(Direct Digital Synthesizer,DDS)在现代数字通信系统中有非常重要的应用。基于CORDIC算法的DDS在高速、高精度信号源领域已得到广泛应用,但传统的CORDIC算法存在迭代次数多、硬件消耗资源大、缩放因子补偿误差等问题。文章提出固定角度的传统迭代预旋转和分段双步SF(Scaling-Free)CORDIC算法旋转方式,有效减少了算法的迭代次数,并且采用区间映射将收敛区间扩展到[0,2π]。结果表明,该算法在保持高计算精度的同时减少了迭代次数和面积消耗。基于此算法的DDS产生的正交信号具有精度高、噪声低、线性度好等优点。