共查询到20条相似文献,搜索用时 15 毫秒
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
Ai-LeeKuan 《电子产品世界》2007,(8):129-131,134
您需要同时观看16位计数器的输入和输出信号,以确定定时错误时,选用不正确的工具将会耗费大量时间.采用逻辑分析仪是对于上述问题的最好解决方案.本文将详细讲述逻辑分析仪的基本原理以及它的功能. 相似文献
11.
Billie Johnson 《今日电子》2013,(1):28-29
在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。当电路从前工序设计人员转移到后工序布线工程师时,可以认为时 相似文献
12.
13.
14.
介绍数字逻辑分析仪触发电路的工作原理,讨论了EDA技术实现触发电路设计的方法,同时给出了总的时序仿真图和部分电路的程序设计。 相似文献
15.
本系统是以STC89C52单片机和复杂可编程逻辑器件CPLD的组合电路为核心,利用锁存器在时钟上升沿将输入端的数据锁存的原理,构建了一个基于实时采样和直接数据存储器存储(DMA)的简易逻辑分析仪。系统由五部分组成:按键模块、CPLD模块、DDS采样时钟发生模块、LCD显示模块、DMA数据采集模块。相比于市场上的逻辑分析仪,本系统结构简单,易制作,成本低,可同时测量8路TTL信号。本系统可以用来分析数字逻辑电路中的时序逻辑关系,本文还用该逻辑分析仪研究了51单片机对外部地址读写操作的时序,得到与单片机数据手册一致的波形时序图。 相似文献
16.
17.
18.
逻辑分析仪主要功能是分析测量数字系统的逻辑波形和逻辑关系。该设计采用了一个DSP芯片对8路数字信号进行高速采样,一个CPLD芯片控制示波器接口电路,以及一个双口RAM协调DSP和CPLD之间数据传输。逻辑信号按照预先设计的触发条件在特定时间段内采集。在CPLD里设计了一个具有28个状态的状态机来实现数据通道显示、时间线显示和触发位置显示。8路数字信号同时在示波器显示屏上显示,可以让用户比较直观地分析8路数字信号的相对关系。该设计最高可采集的数字信号在1MHz左右,允许设置1~3级的触发条件,并可以进一步扩展功能,非常适合数字系统实验和数字电路设计的需要。详细分析和介绍了该系统的软硬件设计和实现。 相似文献
19.