Optimization of programmable logic arrays

We describe two techniques for the minimization of the area of a Programmable Logic Array (PLA). Based on the logic functions to be implemented an assignment of the inputs and outputs to the columns of a PLA is determined that is especially suited for row segmentation. An upper bound and a lower bound for the number of rows in the segmented PLA are derived. Furthermore, it is shown how the result can be improved upon by the duplication of some of the inputs.     

A function-independent self-test for large programmable logic arrays

It has been shown that small PLAs can be made self-testing. The proposed methods however fail to handle large functions fast or result in a large overhead. Here a method is shown that can be implemented efficiently at large PLAs. The test only needs a system clock and an initialization signal, producing a go/no-go signal after an AND plane size-dependent delay.     

数字电路设计中实现相位锁定

提供了应用可编程逻辑、经纯数字电路设计的方法实现相位锁定的一种方法。     

FPGA系统内部逻辑在线测试技术研究

随着FPGA设计复杂度的增加,传统测试方法受到限制.在高速集成FPGA测试中,其内部信号的实时获取和分析比较困难.介绍了QuartusⅡ中SingalTapⅡ嵌入式逻辑分析器的使用,并给出一个具体的设计实例,详细介绍使用SignalTapⅡ对FPGA调试的具体方法和步骤.实验结果表明,应用SignalTapⅡ对FPGA进行测试,操作方便,实时性较高.     

Cell delay fault testing for iterative logic arrays

C-testable iterative logic arrays for cell-delay faults are proposed. A cell delay fault occurs if and only if an input transition can not be propagated to the cell's output through a path in the cell in a specified clock period. The set of single-path propagation, hazard-free robust tests that completely check all the paths in a cell is first derived, and then necessary conditions for sending this test set to each cell in the array and simultaneously propagating the fault effects to the primary outputs are given. Test set minimization can be solved in a similar way as for the fault cover problem. We use the pipelined array multiplier as an example, and show that it is C-testable with 214 two-pattern tests. With a small number of additional patterns, all the combinational faults can be detected pseudoexhaustive.     

基于可编程计数器74LS161的循环码计数器设计

基于探索MSI可编程同步二进制加法计数器74LS161改变应用方向进行功能扩展的目的,采用逻辑修改的方法给出了在二进制计数的基础上实现循环码计数的设计方法,即以74LS161已有的状态输出Q3Q2Q1Q0为变量定义循环码计数器的状态输出量Q3′Q2′Q1′Q0′进行改变计数规律的设计。给出了在函数卡诺图上进行输出函数最小化求解设计方法。从现成的函数出发,实现待求函数可扩展专用集成电路的应用范围并简化循环码计数的设计过程。所述方法给出了MSI可编程计数器改变应用方向的逻辑修改方法。     

面向对象方法在可编程逻辑部件分析技术研究中的应用

在黑箱辩识方法论的基础上,已经完成了对加密可编程逻辑器件的无损伤破译,所提出的局部穷举法理论,成功解决了在微机环境下大数据量的快速采集和处理问题。该文沿着面向对象方法的新发展趋势,从面向对象分析与设计的角度出发,提出对加密可编程逻辑器件的无损伤破译的一种改进方法。     

SOC中嵌入式存储器阴影逻辑的可测性设计

在使用ATPG工具对集成电路进行固定故障测试时,嵌入式存储器模块被视为简单的I/O模型,ATPG工具无法传递存储器周围组合逻辑的故障.通过研究SOC的可测性设计后,针对某数字信息安全芯片设计,利用扫描设计原理,改进了其存储器周围逻辑的设计,为阴影逻辑提供了可测试路径,提高了整个芯片的测试覆盖率和故障覆盖率.分析了设计的功耗、面积,确定了设计的有效性.     

可编程模拟器件与技术新进展

简述可编程模拟器件的基本原理、典型应用和开发方法,介绍并比较主要的模拟可编程实现技术与主流器件系列,指出现存的主要问题并展望其未来发展方向.     

一种对任意线阵天线的主波束赋形方法

基于自适应天线阵理论,给出了一种用于任意线阵天线的主波束赋形算法.该方法通过迭代获得一组最优权值,用来减小加权赋形方向图和期望方向图在主波束上的差别,同时将旁瓣电平降低到期望值.一些算例充分说明了这种算法的有效性.该算法可以有效的控制主波束方向、宽度、形状和旁瓣电平.     

低功耗可编程定时器集成电路的设计

介绍了一种低功耗、高精度、高稳定性可编程定时器专用集成电路的设计,对其中的稳定性电路、低功耗问题进行了研究和分析。该电路的静态工作电流为7．8微安。     

基于量子元胞自动机的PLA故障分析和检测

量子元胞自动机(quantum-dot cellular automata,QCA)可编程逻辑阵列(programma-ble logic array,PLA)结构可用于实现大规模可编程逻辑电路。分析了4种故障类型发生在PLA单元的8个区域中的影响,得出了具体的影响效果。其中,直接或间接致使隐含线和与门发生逻辑错误的故障均会导致PLA中故障所在行整行失效,其他故障只会影响故障所在的PLA单元的逻辑功能和配置,而对PLA中的其他单元没有影响。此外,基于故障分析,提出了具体的PLA故障检测方法。     

基于光学数字计算空间振幅编码图形法的光学并行阵列逻辑

本文给出了执行光学并行阵列逻辑的一种新的空间振幅编码图形法的原理和特性。为了设计高速并行复合运算,本文还给出了系统的算法,并澄清了AND和OR阵列门的物理意义。也给出了在8f相干光学处理系统中执行的16种复合逻辑运算的结果。     

高频FPGA设计技术

现场可编程门阵列（FPGA）是电子领域内极为关键的技术，而大容量、高频FPGA设计则是FPGA的设计瓶颈。文章分别从节省逻辑资源、提高工作频率和创造外部环境等方面举例说明如何运用这些技术。     

可编程逻辑器件教学中课程思政的探索研究

可编程逻辑器件作为数字逻辑电路的重要组成部分,其发展历程中体现的哲学思想、逻辑设计过程中体现的管理思想、美国对华芯片封锁背后的政治经济学等多个维度都有很丰富的思政元素值得挖掘,围绕着可编程门阵列知识点学习,对唯物辩证法、管理学、中美芯片之争等思政元素进行了分析,探索将数字逻辑电路课程学习与思政课程同向同行,协同促进学生综合素质培养     

中高压断路器在线监测装置的设计与实现

为了对开关设备的重要参数能进行长期连续的监测,设计出一种采用DSP处理器加CPLD结构的在线监测系统,详细分析了行程信号采集、线圈电流信号采集、数据存储、通信和实时RTC等主要硬件模块的设计方案。系统实现了对高压断路器状态的在线监测和机械故障的诊断,为开关设备状态监测提供了一种可行的解决方案。     

雷达接收机故障诊断辅助系统的设计研究

为了提高雷达接收机故障诊断的速度和精度,快速准确地排除接收机故障,设计出雷达接收机离线故障诊断辅助系统。该系统使用嵌入式微处理器智能控制,结合大规模集成电路现场可编程门阵列（FPGA）,可产生模拟雷达中频回波信号,使雷达接收机在仿真环境中工作,以便于维修人员进行故障检测分析。该系统已经应用于某型雷达检测仪。     

浅析电子设计中EDA技术的应用

随着我国科学技术的不断发展,电子设计发展的数字化的程度会越来越深。在电子设计领域电子设计自动化是电子设计发展的必然趋势,电子设计自动化是目前电子设计的重要基础,同时也是在电子设计中相对重要的应用型技术,它集合了计算机技术及集成电路等技术从而从根本上提高电子设计工作的效率及质量。本文主要分析了在电子设计工作中电子设计自动化技术的应用。     

Fault detection for multiple-valued logic circuits with fanout-free

The single fault and multiple fault detections for multiple-valued logic circuits are studied in this paper. Firstly, it is shown that the cardinality of optimal single fault test set for fanout-free m-valued circuits with n primary inputs is not more than n + 1, for linear tree circuits is two, and for multiplication modulo circuits is two if n is an odd number or if n is an even number and m > 3, where the optimal test set of a circuit has minimal number of test vectors. Secondly, it is indicated that the cardinality of optimal multiple fault test set for linear tree circuits with n primary inputs is 1 + [n/(m - 1)], for multiplication modulo circuits is n + 1, for fanout-free circuits that consist of 2-input linear tree circuits and 2-input multiplication modulo circuits is not greater than n+ 1, where [x] denotes the smallest integer greater than or equal to x. Finally, the single fault location approaches of linear tree circuits and multiplication modulo circuits are presented, and all faults in th