AES加密算法的FPGA优化实现

详细阐述了AES算法的硬件语言实现过程,并提出了一种优化方法,在对AES算法优化的实现过程中,将密钥扩展模块与轮加模块合并实现,并结合SDK平台的控制来完成加密算法,最后,进行了FPGA硬件实现与资源利用对比实验,验证了算法的正确性和优越性。     

AES加密算法简述

本文简要介绍了美国新一代加密算法“AES”的发展背景，并详细探讨了该加密算法的实现原理。     

AES密码计算构件的设计及应用

介绍了AES算法的硬件加密芯片优化设计，并讨论了AES算法加密芯片在射频IC卡等效实现金融CUP卡规范中的应用。结果表明该方法非常有用。     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构，详细分析了算法中基于加法、乘法的运算过程，为使运算更适合在FP—GA平台实线，可使用一些技巧达到优化目的。详细阐述了使用FPGA高速实现运算关键部分的设汁思路。针对FPGA设计中对速度与面积两项指标的不同要求，给出了两种设计方案。最后，给出算法在FPGA实现方式下的性能比较。     

AES加密算法电路设计

AES(Advanced Encryption Standard)加密算法是美国国家标准与技术研究所(NIST)用于加密电子数据的最新规范,用于取代加密安全性已经日渐降低的DES(Data Encryption Standard)算法。本文主要讨论AES算法的电路设计。AES加解密可以共用一套电路并且某些步骤可以合并。     

基于AES加密算法的数据文件安全策略与实现

数据文件对系统安全十分重要,对数据加密被公认为是保护数据安全惟一实用的方法,它是数据保护在技术上最重要的防线。文章主要论述了通过基于.NET Framework环境中用AES算法实现对数据文件的加密,以达到保护信息安全的目的。     

AES算法及其在DSP中优化实现

AES（高级加密标准）是为了取代旧的DES（数据加密标准）而制定的,它具有更高的安全性能。本文简要阐述了AES算法,并为适应信息安全领域中音视频高速数据流所需的实时、现场和透明加密的要求,探讨了AES算法的优化问题。最后,本文给出了优化AES在DSP中的具体实现。     

基于AES轮函数认证加密算法研究与设计

认证加密算法同时保证信息的机密性和完整性,在信息安全领域具有广泛的应用前景。利用混合整数线性规划方法,搜索高效且最小活跃S盒较多的迭代结构,基于AES轮函数和广义Feistel结构设计底层的轮函数,实现了一个基于 AES 轮函数的认证加密算法。该认证加密算法具有抵抗碰撞攻击、差分攻击、线性攻击等攻击的能力,且效率是原有认证加密算法AES-GCM的两倍。     

AES算法分析与实现

Rijidael算法成为AES的正式算法,从此代替DES成为新的加密标准,将在实际生活中得到广泛的应用。本文从其算法的实现过程,结构以及潜在安生性进行分析,并介绍了AES算法的软件和硬件上的实现。最后对AES算法作了简单的评价。     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构,详细分析了算法中基于加法、乘法的运算过程,为使运算更适合在FPGA平台实线,可使用一些技巧达到优化目的.详细阐述了使用FPGA高速实现运算关键部分的设计思路.针对FPGA设计中对速度与面积两项指标的不同要求,给出了两种设计方案.最后,给出算法在FPGA实现方式下的性能比较.     

简评美国公布的15个AES候选算法

文章对美国国家标准和技术研究所(NIST)最近公布的15个AES候选算法的基本设计思想作了简要介绍,同时也介绍了对这些算法的最新分析结果.     

基于高层次综合的AES算法研究与设计

由于对广泛使用的AES算法的性能要求越来越高,基于软件的密码算法已经越来越难以满足高吞吐量密码破解的需求,因此越来越多的算法利用现场可编程逻辑门阵列（FPGA）平台进行加速。针对AES算法在FPGA硬件上存在的开发复杂度高且开发周期长等问题,采用高层次综合（HLS）设计方法,使用高级程序语言描述并设计AES硬件加速算法。首先利用循环展开等提高运算并行度;其次使用资源平衡技术进行优化,充分利用片上存储和电路资源;最后添加全流水结构,提高整体设计的时钟频率和吞吐量,同时也详细对比分析基准设计、利用结构展开、资源均衡以及流水线优化方法的设计。经过实验表明,在Xilinx xc7z020clg484 FPGA芯片上,最终AES算法的时钟频率最高达到127.06 MHz,而吞吐量达到了16.26 Gb/s,较之基准的AES设计,性能提升了三个数量级。     

AES算法在ARM核嵌入式系统上的优化实现

通过深入分析AES算法,提出一种一次性生成密钥扩展的高效AES算法实现方案。利用一个事先定义的T表存储列混合和字节替换,使MixColumns变成简单的查表而不是域乘。在S3C2440处理器上实现的实验结果表明,该方案提高了算法的运行速度,并可抵抗线形密码分析的攻击。     

一种高吞吐率低成本的AES协处理器设计*

设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术,S盒采用复合域算法,减少了面积的需求;在轮内设计四级流水结构,有效地缩短关键路径,从而提高了处理器的数据吞吐率;同时在密钥扩展模块内插入寄存器,保证了轮密钥与轮循环的同步。基于Virtex II Pro FPGA 芯片（90 nm工艺技术）实现该结构,消耗面积仅约2 118 slices;在最高工作频率189 MHz下,128位加密的数据吞吐率达到1.8 Gbps。与同类设计相比,该处理器吞吐率/资源消耗比值较高。     

KLEIN加密算法优化研究

研究小面积实现同时兼顾加密速率的平衡优化方法,构造一个Tab盒,使S盒变换采用1×16位的空间预存储置换表Tab,通过O(1)查表效率即可实现SubBytes变换.密钥扩展采用上升沿有效的时钟控制密钥生成,因此不必等待下一时钟上升沿到来,从而减少了系统延时.将明文的S盒替换和密钥扩展的S盒替换放在同一个模块里,在模块里用同时连续赋值方式实现,从而减少寄存器的个数.把S盒、字节替换、行移位、Tab盒、列混合变换、密钥扩展基本子模块都整合到一个模块中,相比各模块单独实现减少了算法实现面积与运算时代码开销.实验表明在Xilinx Virtex-5 FPGA上实现的吞吐率达到了6.55 Gbps,面积缩减到10 277 slices.     

面向AES密码芯片的DPA攻击技术研究

给出针对AES密码芯片的DPA攻击实现方法,并基于Atmel-AES平台使用DPA攻击技术分析得到AES的密钥。证实AES算法面对DPA攻击时的脆弱性,同时也证明对AES芯片抗DPA攻击进行研究的必要性。     

基于异构可重构计算的AES加密系统研究

随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明：系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和Nvidia GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。     

抗DPA攻击的AES算法研究与实现

Mask技术破坏了加密过程中的功率消耗与加密的中间变量之间的相关性,提高了加密器件的抗DPA攻击能力。简单地对算法流程添加Mask容易受到高阶DPA攻击的。提出了一种对AES加密过程的各个操作采用多组随机Mask进行屏蔽的方法,并在8bit的MCU上实现了该抗攻击的AES算法。实验结果表明,添加Mask后的抗DPA攻击AES算法能够有效地抵御DPA和高阶DPA的攻击。     

基于AES的数字图像置乱方法

以图像信息安全问题为背景，介绍了高级加密标准（AES）：Rijndael算法，并在此对称分组密码算法的基础上，提出了密钥控制下采用AES算法进行图像置乱与恢复的方法。该方法既安全又简便。实验结果显示了图像置乱的效果，通过直方图的比较对此进行一定的分析，结果表明，这种方法能达到较好的加密与解密效果，而且易于实现。