高分辨率大面阵CCD相机高帧频设计及其非均匀性的校正

目前采用高分辨率全帧面阵CCD FTF5066M 作图像传感器的航拍相机帧频一般不超过1 fps,为了满足高帧频应用,文中首先介绍了全帧型面阵CCDFTF5066M 的基本驱动电路,并对其进行了改进,利用CCD 4个输出放大器进行同时输出,使最高帧频达到了3.4 fps,介绍了4 路输出时CCD驱动时序、前端处理电路、直流偏置电路、接口电路等的设计,改进后的驱动电路能满足多种航拍相机的应用要求。然后对全帧型面阵CCDFTF5066M 的非均匀性进行了分析,并建立了一种响应非均匀性检测系统。利用该系统分别对面阵CCD5066M 的4 个象限之间的非均匀性和每个像元之间的非均匀性进行了检测。在CCD 响应度为线性的基础上,提出了两点校正算法并对非均匀性进行校正。通过校正4 个象限响应灵敏度的标准偏差降低到原来的1/13。通过对鉴别率板的重新拍摄,可以看出面阵CCD 的非均匀性得到了明显的改善。     

高分辨率全帧CCD高速驱动设计

目前采用高分辨率全帧CCD作为图像传感器的航空遥感相机输出帧频低、驱动设计灵活性低,应用受到限制.为提高全帧CCD相机应用水平,通过FTF5066M驱动电路结构和时序关系分析,采用分离器件设计了全帧CCD的稳压变换电路、偏置电压电路和水平垂直驱动电路.利用FPGA设计了四通道高速并行输出的时序脉冲产生电路,克服了传统单通道输出方法的速度限制.试验中,该驱动电路利用MVC3000F镜头成功采集到高速图像.实验表明,本驱动设计配置灵活,输出帧频从0.7fps提高到2.16fps,充分满足了航空遥感相机的高帧频要求.     

基于FPGA的大面阵CCD高帧频驱动电路设计

介绍了Dalsa公司的33M像素大面阵CCD的内部结构,着重分析了该款CCD的驱动时序.针对大面阵CCD图像传感器帧频较低的缺点,设计了基于现场可编程逻辑门阵列的驱动电路.改进了CCD芯片的偏置电压电路,提出了4 路同时输出以提高帧频的电路设计方法,最高帧频可达2.7帧/s ,相比单端输出时的0.7帧/s提高了约4倍.选用FPGA作为核心器件,使用VHDL语言设计驱动时序,在ISE和Modelsim环境下对所设计的驱动时序发生器进行仿真实验.实验结果表明,所设计的驱动电路能够满足大面阵CCD高帧频应用.     

基于CPLD的全帧型CCD图像传感器驱动系统设计

CCD芯片的驱动系统是数字航测相机的核心部分,它关系到整个相机的性能和技术指标.这里介绍了高分辨率全帧CCD芯片FTF4052M的内部结构和驱动时序.采用集成芯片设计该CCD芯片的驱动电路,并应用于数字航测相机系统.实验结果表明,该CCD驱动系统采用CPLD进行设计,具有性能好,功耗低,体积小的优点,满足了数字航测相机系统的设计要求.     

多抽头EMCCD相机时序控制及像元合并技术

高速、高灵敏度相机在自适应光学系统中可以对波前误差进行实时测量,为大型地基望远镜提供接近衍射极限的目标图像。多抽头电子倍增电荷耦合器件(EMCCD)相机是自适应光学波前探测的最佳选择之一,基于8抽头的CCD220设计了2000f/s级高速、高精度、多路同步时序发生器,并通过时序控制的方法在CCD器件上实现了多种像元合并,进一步将相机帧频提高到3500f/s(2×2合并)和5700f/s(4×4合并),并能对相机感兴趣区域进行控制。时序发生器的步进精度可达到2.5ns,输出的各路驱动信号的相位抖动可达200ps以下。     

支持像移补偿功能面阵CCD相机驱动电路系统

为了设计一种支持电子式像移补偿功能的高帧频大面阵CCD驱动电路,满足像移补偿功能.论文首先给出了大面阵CCDFTF5066M的基本驱动电路,然后在其基础上通过增加一个像移补偿时序发生器与主时序发生器SAA8103配合工作来实现电子像移补偿,给出了像移补偿发生器内部设计结构,所增加的像移补偿时序发生器只用于产生曝光期间所需的几个垂直转移驱动时序和转发SAA8103 产生的时序信号.选择了FPGA作为像移补偿时序发生器,并且进行了时序仿真.最后对设计的驱动电路进行了室内像移补偿实验验证,取得了很好的补偿效果,该驱动电路系统支持最大帧频可达2.7 F/s,信噪比达到了66 dB.该驱动电路能方便地选择输出通道数量和输出方式,使相机适用于不同的场合.     

基于FPGA的全帧型面阵CCD航空相机像移补偿

通过对全帧型面阵CCD像移补偿时序的分析,利用FPGA作为像移补偿时序发生器,设计了其驱动系统。以全帧型面阵CCD芯片FTF4052M为例,给出了利用FPGA作为像移补偿时序发生器的设计方法,并完成了像移补偿时序电路的软件仿真及其硬件电路测试,在实际CCD成像中验证了像移补偿效果。实验证明该方法能够实现全帧型CCD相机的像移补偿。     

电子倍增CCD 模拟前端设计与信号优化

基于电子倍增CCD（EMCCD）在微光低照度条件下的实时应用,针对EMCCD 对驱动信号相位、频率、幅度的严格要求,以及输出信号的特点,在深入分析模拟前端各部分功能的基础上,提出一种改善EMCCD 驱动电路,优化驱动信号质量,降低模拟前端噪声水平的驱动策略,设计一款实时、低噪、 稳定、适用于微光环境的EMCCD相机。工程验证表明,在环境照度为110-3 lx,信号时钟为12.5MHz,帧频为25帧/s 的条件下,EMCCD 相机具有实时快速成像能力,输出的模拟视频信号低噪稳定,成像系统捕获的图像清晰信噪比高,基本满足EMCCD 成像系统在微光低照度环境下的实时应用需求。     

KAI-2093型面阵CCD多模式驱动时序设计

针对某航空相机的设计要求,提出了一种可行的多模式驱动时序设计方法。采用柯达公司的KAI-2093行间转移型面阵CCD传感器,结合它的结构特点和双通道数据传输的思想分析了传感器驱动时序关系,提出了3种驱动模式:binning、no-binning和TDI模式。以Altera公司的FPGA芯片EP1C6Q240作为时序发生器并实现数据的缓存和拼接,从而实现了时序发生器与数据处理器的一体化设计。在QUARTUSII7.0开发环境下采用VHDL语言编程,通过Modelsim AE6.1b实现数据缓存器的仿真。实测结果表明,所设计的驱动时序满足KAI-2093的时序要求,binning模式下帧频可达60帧/s,120帧/s等,满足高速跟踪要求;no-binning模式下全帧输出帧频可达30帧/s;TDI模式下能保证CCD长时间工作而不影响成像质量,该设计方法提高了系统的集成度和抗干扰能力。     

气溶胶探测仪CCD成像系统的设计

设计了吸收性气溶胶探测仪CCD成像系统,该系统的硬件包括驱动时序电路、预处理和模拟前端电路、电源管理电路、FPGA主控单元,以及Camera Link通信电路等。提出一种带有反向转移的驱动时序来消除帧转移过程的残余电荷,并对该CCD成像系统性能进行测试验证。实验结果表明,该成像系统能稳定输出14 bit图像数据,帧频为1.8 frame/s,最短曝光时间为17.28 ms,非线性度误差为1.68%,当曝光饱和度为80%时,成像信噪比为54.36 dB,CCD可探测信号的动态范围为61.55 dB,可满足探测仪输出稳定、时间分辨率高、线性性能优、信噪比高、信号动态范围大的工作需求。     

DMD高帧频景像仿真系统驱动技术研究

基于数字微镜器件(DMD)构建的高帧频景像仿真系统,可以实现可见光和红外波段高帧频探测系统的功能和性能测试,其驱动技术是整个仿真系统的核心.以FPGA为核心,结合DMD的硬件特性和改进的PWM调制方法,完成DMD控制系统驱动设计,实现PCIe高速数据传输、DDR3数据存取以及DMD高帧频灰度图像显示,同时,利用WinDriver完成上位机PCIe驱动设计.通过实验验证,该驱动技术能够实现仿真系统以1 000 Hz高帧频显示8 bit灰度图像,满足高帧频探测系统测试需求,并可广泛应用于可见光和红外波段高帧频景像仿真系统的构建.     

基于FPGA的全帧CCD驱动设计

以加拿大Dalsa公司的全帧CCD图像传感器FTF4027M为例,在研究了全帧CCD结构和驱动时序的基础上,提出了基于现场可编程逻辑门阵列(FPGA)的驱动脉冲设计方法.选用FPGA作为硬件设计平台,使用VHDL语言对驱动时序发生器进行了硬件描述,采用Quartus Ⅱ 5.0对所设计的驱动时序发生器进行了仿真,针对Altera公司的FPGA器件EP1C3T144C8进行了适配.实验结果表明,设计的驱动电路可以满足其全帧CCD的各项驱动要求并且具有设计灵活、硬件调试简单的优点.     

光纤声光调制器的高频驱动器

光纤声光调制器驱动器作为光纤激光器的重要组成部分,其性能参数对激光品质具有重要影响。该文设计了高频、高功率驱动器方案。该方案通过20²00kHz脉冲信号控制模拟开关实现脉冲信号和150 MHz载波信号的二进制幅度键控(2ASK)调制,调制信号经功率放大器放大,进行阻抗匹配后输出到声光调制器,驱动声光调制器工作。驱动信号的频率为20200kHz脉冲信号控制模拟开关实现脉冲信号和150 MHz载波信号的二进制幅度键控(2ASK)调制,调制信号经功率放大器放大,进行阻抗匹配后输出到声光调制器,驱动声光调制器工作。驱动信号的频率为20²00kHz,功率为3 W。     

Indicating Service Outages of High Capacity Digital Systems at the Affected Channel Banks

In a digital transmission network including 1.5 Mbit/s and higher speed systems, it is desirable to signal service outages of the higher speed systems to the multitude of affected channel banks terminating the 1.5 Mbit/s systems in order to avoid unnecessary maintenance activity. To do this, it is proposed that a special signal be transmitted to the channel banks from the multiplex terminating the higher capacity systems. This special signal causes the channel bank alarm lights to flash, and thus can be recognized without special test equipment or modification of the channel banks. While the special signal may be quite complex to operate properly with several generations of channel banks, the circuitry required to generate it fits comfortably on a single circuit board and can be shared by all 1.5 Mbit/s outputs of the multiplex.     

CDMA2000系统中通用高速维特比译码器的设计与实现

本文描述了一种可用于 CDMA2 0 0 0通信系统的通用高速维特比译码器基于 FPGA的设计与实现。该维特比译码器具有通用性和高速性 ,它支持可变码率、可变帧长的译码。同时它采用四个 ACS并行运算的结构 ,译码速度可高达 5 88kbit/s,可以方便地运用于第三代移动通信系统和其它许多系统