共查询到20条相似文献,搜索用时 79 毫秒
1.
2.
3.
卷积码Viterbi译码器的FPGA设计与实现 总被引:1,自引:1,他引:0
主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块,充分利用FPGA中丰富的触发器资源,减小了译码器状态控制的复杂度,提高了VB译码器的运行速度。 相似文献
4.
5.
讨论卫星通信中的编码技术。根据卫星通信的特点与编码技术的主要作用,选用卷积码与RS码级连的方法来提高数据传输的质量与降低通信设备的成本。着重讨论RS码的编译码技术,在分析非系统RS码的过程中采用Blahut定理,获得一些新的结果。对有限域上的乘法,采用对偶基的概念使乘法器硬件实现非常容易,文中给出了求对偶基的算法。提出对著名的Berlekamp—Massey算法的改进。最后比较了系统RS码与非系统RS码译码的复杂性及其各自适用的场合。 相似文献
6.
卷积码Viterbi译码算法的FPGA实现 总被引:3,自引:1,他引:3
探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中,提出了减少路径量度的位数和流水线回索法的幸存路径等方法,能有效地减少存储量、降低功耗、提高速度,使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。 相似文献
7.
本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求. 相似文献
8.
阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了(2,1,6)卷积码编译码的设计以及采用VerilogHDL硬件描述语言完成卷积码编译码的FPGA实现方法。 相似文献
9.
基于FPGA的Viterbi译码器设计 总被引:2,自引:0,他引:2
卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的(2,1,7)Viterbi译码器,同时给出了时序仿真图。 相似文献
10.
基于级联码的信道编译码设计与FPGA实现 总被引:1,自引:0,他引:1
介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用. 相似文献
11.
为提高手持无线电台的纠错和时延特性,考虑设计一种短码长RS-CC级联码.通过对Reed-Solomon码缩短和截断以及对卷积码删余,提出了一种低时延的级联码设计方案,并进行性能分析和软硬件实现.结果表明,在高斯信道下,当Eb/No达到4.2 dB时,能够实现10-4的误码率性能.设计的RS-CC级联码码长较短,编解码固有时延低,译码速度提升30%,适合低时延应用. 相似文献
12.
基于长期演进(LTE)的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。 相似文献
13.
14.
第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善. 相似文献
15.
保证在高速数据传输的情况下提供可靠的服务质量,信道编码是解决此问题的有效途径。文章重点研究了WiMAX系统中RS-CC级联码的编译码技术,尤其是RS编译码和卷积码的Viterbi算法。 相似文献
16.
卷积码编码及其Viterbi译码算法的FPGA实现 总被引:1,自引:0,他引:1
温学东 《太赫兹科学与电子信息学报》2005,3(3):176-179
探讨了卷积码编码及其Viterbi译码算法的FPGA(Field-Programmable GateArray)实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了(2,1,2)卷积码的编码及其Viterbi译码算法的实验仿真结果。 相似文献
17.
18.
19.
20.
卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。 相似文献