《CD4017原理和应用》中的疏漏

在今年第6期《CD4017原理和应用》一文中,对时钟允许端EN功能的说明不够完整。EN并不单纯起禁止或允许时钟脉冲输入的作用。事实上,EN与CL的功能可以互换。也就是说,当EN为“0”时,对CL端输入脉冲的上升沿进行计数;当CL为“1”时,对     

往返式流动灯

往返式流动灯是安排在摩托车上的装饰灯,整个电路由两块CD4017和一块CD4069及外围元件组成,如图1所示。CD4017为双列直插16脚CMOS十进制计数器集成电路,各引脚功能如图2所示。它有Y0—Y9 10个译码输出端,一个复位端R,CP端是用脉冲上升沿计数,EN是用脉冲下降沿计数。当用CP端计数时EN端必须接地,当用EN端计数时CP须接高电平。每输入10个脉冲就可以在进位端C0得到一个进位脉冲,线路中D1是为了防止电源极性接反,C1是滤波电容防止干扰信号进入、R1是限流电阻。C3、R2、C4、R3在每次接通电源时分别给IC2、IC3清零,使两块CD4017的Y0端为高电平。这     

“猎兔”游戏机

明年是兔年,介绍一个猎兔游戏机。古人云:“狡兔三窟”,这里的兔子却有十个“窟”,要想逮住它可见不那么容易。一、工作原理本制作由NE555和CD4017配合少量阻容件组成,见图1。NE555和RP、R1、C1组成超低频振荡器,振荡频率由RP调节,约为1Hz。振荡信号由NE555的第3脚输出,加到CD4017的CP触发端。CD4017是CMOS十进制计数译码器,有两个时钟输入端CP和CE,其中CP用于上升沿计数,CE用于下降沿计数。利用CP计数时,CE要接低电平;利用CE计数时,CP要     

电流开关原理的逻辑线路

在应用电流开关原理工作的逻辑线路中,于线路的某一支路内有电流存在代表“1”,没有电流代表“0”。图1给出的是“异”线路。如在线路输入端 X 及 Y 没有电流,则两个三极管 Q_1及 Q_2关闭。如在输入端 X 有电流在输入端 Y 没有电流,则三极管 Q_1通导;如在输入端 Y 有     

CD4013原理与应用

CD4013是双D触发器,内含两个独立的触发器,本制作只用到其中一个。 CD4013 真值表见附表,内含四种工作状态。状态1、2—时钟脉冲CP上升沿到来时,电路传输数据端D的数据(0或1);状态3、4—当复位端R为高电平时电路复位,其输出端Q为低电平。当置位端S为高电平时,电路置数,其输出端Q为高电平。为Q的倒相输出端。图1为     

用R-S触发器做受控门

<正> 在数字电路的设计中,经常碰到对时钟脉冲进行选通的问题。人们常用图1所示的受控门电路来解决。在图1的电路中,当控制端为高电平时,通过G_1反相;使G_2门处于关门状态,时钟脉冲不能通过G_2输出:当控制端为低电平时,G_2门处于开门状态,时钟脉冲被允许通过G_2输出。从面达到选通的目的。这种电路一般用在要求不太高的场合。因为在控制电平跳变时,在G_2的输出端可能会产生窄脉冲。从图2中的CP—1输出脉冲可以看出,第N个和第M个时钟脉冲的输出即为窄脉冲,而这个窄脉冲的宽度又是随     

三相异步机断相时信号采集及保护装置

三相异步机断相后可采集的电信号有负序电流、零序电压、负序电压.当A相断电,电机为“Y”形接法时,取星星点01和电源的中性点0线之间电压U0O1,此为零序电压,这种采集有局限性;若电机为“△”形接法,用3个5μF电容接成“Y”形,并联在电机的三相绕组输入端,取其星星点01和电源的中性点0线之间电压U0O1,这为零序电压,...     

使用HTL的一点体会

<正> 一些杂志和资料,经常提请读者注意:集成电路与非门不用的输入端不能悬空,必须根据逻辑上的要求接“1”或接“O”电位。不少单位在使用这些器件时也都如此应用,他们考虑的主要是防止干扰从悬空端侵入。但我们在调试印花机控制器时碰到这样一种情况(如下图):门1的输入端D接“0”,照理输出该是“1”,但用万用表一量是“0”,以为门     

消除重叠双时钟的错误计数

<正> 在逻辑设计中经常用到的CMOS双时钟式可逆计数器,虽然有便于进行加法、减法交替计数的优点,但是它对两个时钟脉冲之间的关系有一定的要求.器件功能真值表规定:两个时钟输入端互为对方的"允许"端,即其中一端为高电平时,另一端的输入才起作用.相反,当一个输入端的时钟上升沿对应另一端为低电平时,这个计数脉冲将是"无效"的.因此,加脉冲和减脉冲之间必须留有间隔.这一点在许多有时钟发生器的控制系统     

八路抢答器

该电路采用5个数字集成电路,其中74373为D锁存器,11脚为锁存控制输入端,该端为低电平时输出状态锁存,为高电平时Q端随D端变化。按下按钮,D端输入为低电平。7430为8输入的与非门,它的输出和输入的逻辑关系为有0为1,全1为0。比赛时,J0,J1…     

九位按键式电子密码锁

本密码锁设计简单巧妙、可靠性高,静态耗电近乎为零,可编密码高达1814400种,可广泛应用于门锁、保险箱等,也可应用于用密码打开的汽车、机器、液体阀门等。一、电路原理电路如图1所示,本密码锁的核心为集成电路4017。4017为2—10进制计数器/脉冲分配器,其引脚排列见图2。平时4017的Q0端输出高电平,     

P111G型可编程序控制器（三）——实际应用指南

一、P111G-M输入/输出端结构介绍 1、开关量输入端结构以P111G-M的输入口P6为例,其内部结构见图1,由图1可知,当在P6端不加信号时,反向触发器在“R”的作用下使输入端拉为低电平,输出端(接内部单片机的输入端P6,称内     

逻辑电平测试器原理及制作

检修电子电路时,经常要对数字电路的逻辑电平进行测试。本文介绍的三色LED发光管逻辑电平测试器,可对高电平H、低电平L和时钟脉冲进行显示。电路简单、易作,操作方便、实用,适合于DTL、TTL、CMOS等多种逻辑电平的测试。电路如图1所示,A1、A2用四运放LM324中的两个作比较器,将A1、A2的同相输入端和反相输入端彼此相连,接成两组输入端。一组接Rl和RP组成的分压电路,作门限基准电压     

用开关控制的多地控制器

介绍一种使用开关来多地控制同一个家用电器的线路。其电路原理如图1所示。图中CMOS集成块CD4070是一块四2输入异或门集成电路。其内部包含有4个独立的2输入端的异或门。每个异或门当两个输入端的输入信号不同时,输出为高电平"1";当两个输入端的输入信号相同时,输出为低电平"0"。也就是说两个输入端中只有一个有变化,其输出端也会产生变化。将三个2输入异或门按图1所示连接,那末当四个开关HB1、HB2、HB3或HB4中的某一个有变化时,即由断开到闭合或闭合到断开;三极管TR1的状态就会跟着发生一次变     

随机测试中的最优输入信号概率分布

1.问题的提出和一些概念 在测试过程中,如果要测图1(a)所示输入端的故障,在这些输入端的信号中希望至少有n-1个“1”信号,而当要测试如图1(b)所示的n-输入“或”门时,则需要至少n-1个“0”信号。 有人曾经对一个10-输入“与”门作过一次实验,当各“与”门输入端信号概率为0.5     

生产线用自动计数器

在连续生产线上,使用本装置可实现自动计数。电路原理如图1,电路中IC1、IC2为反射式光电耦合器件,红外发光二极管与光敏三极管成35°夹角封装为一体,其交点在距光电耦合器5～8mm处。工作时红外发光二极管发出红外光,若被前方物件遮挡,则红外光被反射回来并被光敏三极管所接收使其导通,若前方没有物体,则光敏三极管处于截止状态。IC3为CD4069六反相器。IC4为CD4013双D触发器,本电路只用到其中一个D触发器。D触发器的功能用一句话来概括就是在CP脉冲上升沿将数据输入端D的状态传送到输出端Q。复位端R加高电平则强制置零Q=0、Q=1,置位端S端为高电平时则置1,即Q=1、Q=0。其具休工作状态及功能见表1所示。IC5～IC8为四     

JK触发器在逻辑控制线路设计中的应用

<正> G_(61)数字集成电路JK触发器是一种逻辑功能较齐全的电子器件,充分地发挥它的逻辑功能、简化电子线路控制系统的设计和提高工作可靠性都是十分重要的。 JK触发器的导引门既受数据输入端(J、K)控制,又受输出端(Q、(?))控制,又受时钟脉冲输入端CP的控制。     

集成运放在交放中的单电源运用

<正> 目前广泛使用的国产集成运算放大器几乎都是正负电源运用(即双极性电源运用)。但在实际的交流放大电路中,为了使电路简单易行、方便经济却总希望只使用一种极性的电源,如何才能将双电源的集成运放改作单电源运用呢?根据本人的实践,以FO10Y为例谈点肤浅看法。图1是一种反相输入的交流放大电路,将集成运放FO10Y正电源的引线“12”接正电源,而其负电源的引线“7”改接“地”。在同相输入端“2”用R_2和R_3分压约1/2E_(cc)作     

CMOS-LED和CMOS-LCD显示组合电路及其应用(下)

<正> 三、应用1.无效零消隐的接法若多位数字显示时,我们不希望高位多余的零显示,如一个六位显示装置显示为000.236或0008.25时,我们只希望显示0.236或8.25就行了,那么就要把高位的无效“0”熄灭。实现这个要求,只要把最高位的RBI 输入端按地(逻辑“0”电平),并把各级的RBO 接到其相邻低位的RBI 端即可。这样,只要有     

利用两种逻辑信号电平的高集成度射极耦合晶体管逻辑微型电路

与其他类型集成电路相比,射极耦合电路具有最快的速度,然而它需要很大的功耗即每个逻辑电路为25～60毫瓦,因此限制了电路集成度进一步的提高。降低功耗的途径之一是在更高集成度的电路结构中采用更低的逻辑摆幅和较窄的转换区宽度的射极耦合逻辑电路。基本“或～或非”电路如图1a所示,其转换特性参见图1б。如果在电路输入端之一(如A输入端)加高电平(逻辑“1”)相应的输入晶体管T_1通导,同时在它的收集极(“或—或非”电路的输出)维持相应于逻辑“0”的低