三值BiCMOS通用驱动电路设计

根据BiCMOS电路的工作特点，提出三值BiCMOS电路的一般结构.应用传输电压开关理论，从开关级设计PNP NPN NPN型三值BiCMOS通用驱动电路，并运用此电路设计三值BiCMOS反相器电路.测量和模拟结果表明，所设计的电路具有理想的逻辑功能，电路结构简单，功耗小.该通用驱动电路结构可以应用于任何三值BiCMOS电路的设计中，设计方法简单可行.采用相同的设计思路还可以实现其他NPN和PNP组合的通用驱动电路，进而实现任意三值BiCMOS电路的设计.     

基于BiCMOS的高性能CML三值D型触发器的设计

结合电流模逻辑(current mode logic, CML)电路的高速低摆幅、抗干扰能力强、适合在高频下工作的优点以及BiCMOS电路高速大驱动的优点,设计了一种结构简单的基于BiCMOS的高性能CML三值D型触发器。采用TSMC 180nm工艺,使用HSPICE进行模拟。结果表明,所设计的触发器不仅具有正确的逻辑功能,且结构简单,与目前先进的三值D型触发器相比,平均D-Q延时降低95.6％～98.4％,PDP降低16.2％～96.8％,同时工作频率可高达15GHz,适合高速和高工作频率的应用。     

一种BiCMOS LDO线性稳压器的设计

设计了一种用BiCMOS工艺实现的低压差线性稳压器,并对其结构和工作原理进行分析,重点讨论了关键电路的设计,模拟结果验证了设计的正确性。     

UHFR FID阅读器中SiGe BiCMOS功率放大器的设计

设计了一种工作在860～960 MHz频段内,用于UHF RFID阅读器的单芯片射频功率放大器(PA).概述了PA适用的UHF RFID通信标准和采用的0.18μm SiGe BiCMOS工艺技术,分析了PA匹配电路和自适应偏置电路的设计方法,给出了PA芯片的电路结构和芯片测试结果.     

一种新型的片内上电复位电路的设计

采用0.5um BiCMOS工艺设计了一种用于电源检测的上电复位电路。本文通过对比传统的上电复位电路,提出了一种结构新颖简单,性能可靠稳定的电路,最后利用Candence的Spectre给出了该电路在CSMC 0.5um工艺模型下的仿真后,结果表明,该电路的起拉电压相对稳定,受上电速率、温度和工艺的影响很小,性能远远优于传统的上电复位电路。     

低噪声高速全差分BiCMOS电荷泵锁相环设计

提出了一种高性能的低噪声高速电荷泵锁相环电路．电路采用全差分结构设计; 利用速度快、低功耗的CMOS和电流开关逻辑(CML)电路构成功能单元; 提出的差分电荷泵环路滤波器结构明显节省了芯片面积．整个电路采用0.6 μm BiCMOS工艺实现,并用Hspice进行仿真验证,结果表明锁相环电路功耗为77 mW,中心频率223 MHz,频率输出范围102~800 MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优．     

一种高速高宽带主从式采样保持电路

基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路．该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样．采用Cherry-Hooper放大器将带宽提升至18GHz．通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33～38dB．对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率．     

一种高速低耗全摆幅BiCMOS反相器

通过分析影响双极互补金属氧化物半导Bi(BiCMOS)反相器全摆幅输出和高速度的诸因素，设计了具有高速、低功耗、全摆幅输出的BiCMOS反相器，提出了采用先进的0．8μm BiCMOS工艺制作反相器的一些技术要点，该反相器可以工作在1．5V，信号传输延迟很小，速度高于同类CMOS电路10倍以上，因而特别适应便携式电子设备和其他VLSI和ULSI等场合。     

0~21 GHz高精度宽带硅基数字衰减器设计

针对射频前端收发系统中衰减结构宽带性能不稳定的问题,提出具有双重电容补偿的新型开关内嵌式衰减结构。该结构基于容性校正网络,在节约核心电路面积的同时通过调节零、极点对频率响应的影响,达到拓展衰减单元工作频带的目的,以满足跨频段、宽频域射频通信收发前端的设计需求. 基于HHNEC 0.18 μm SiGe BiCMOS工艺,采用新型电容补偿结构设计6位步进式数字衰减电路,该衰减器通过6位数控开关实现64种衰减状态,衰减步进0.5 dB,衰减范围0~31.5 dB. 仿真结果表明,在0~21 GHz工作频带内衰减误差均方根小于0.23 dB,附加相移均方根小于4.38°,插入损耗最大为?11.05 dB,最小为?4 dB,中心频率处1 dB压缩点17.3 dBm,核心电路版图面积0.86 mm×0.2 mm.     

带UVLO功能的CMOS零温度系数带隙基准

采用CMOS工艺设计了一种零温度系数的带隙基准与零温度系数欠压闭锁(UVLO)的复用电路。由于这种复用,使其与传统的采用BiCMOS或CMOS工艺设计的电路相比,工艺成本低,易于实现。电路由通过改进的带隙结构产生零温度系数的基准电压,并同时检测输入电压,产生对温度和工艺不敏感的输入电压检测信号跳变阈值,实现欠压闭锁。同时通过反馈实现迟滞,克服了单一阈值的弱抗干扰能力。     

Optimized Implementation for Wave Digital Filter Based Circuit Emulation on FPGA

A binary tree representation is designed in this paper for optimization of wave digital filter (WDF) implementation. To achieve this, an equivalent WDF model of the original circuit is converted into abinary tree representation at first. This WDF binary tree can then be transformed to several topologies with the same implication, since the WDF adaptors have a symmetrical behavior on their ports. Because the WDF implementation is related to field programmable gate array (FPGA) resource usage and the cycle time of emulation,choosing a proper binary tree topology for WDF implementation can help balance the complexity and performance quality of an emulation system. Both WDF-FPGA emulation and HSpice simulation on the same circuit are tested. There is no significant difference between these two simulations. However, in terms of time consumption, the WDF-FPGA emulation has an advantage over the other. Our experiment also demonstrates that the optimized WDF-FPGA emulation has an acceptable accuracy and feasibility.     

超声相控阵检测技术的发展及应用

为了进一步提高电磁超声相控阵激励源的工作效率,基于半桥拓扑放大结构提出了一种电磁超声相控阵激励源高频隔离驱动电路的设计方法. 根据金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)的简化模型,分析了MOSFET在开通和关断过程中的开关损耗,从而给出了高频隔离驱动电路所必须满足的条件. 通过采用光纤器件隔离脉冲信号和DC-DC隔离电源对参考电位进行转换,有效解决了驱动电路的高频“浮栅”问题,并利用\t\t\t\t\tRC微分电路和施密特反相器设计了驱动信号死区时间可调电路. 实验结果表明:设计的驱动电路能够输出频率为1.1MHz、死区时间为0.32μs、驱动电压为18.8V、占空比为26%的互补驱动信号,并且在驱动MOSFET栅极的实际应用中,有效降低了功率开关管的功率损耗.\t\t\t\t

     

电磁超声相控阵激励源高频隔离驱动电路

为了进一步提高电磁超声相控阵激励源的工作效率,基于半桥拓扑放大结构提出了一种电磁超声相控阵激励源高频隔离驱动电路的设计方法.根据金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)的简化模型,分析了MOSFET在开通和关断过程中的开关损耗,从而给出了高频隔离驱动电路所必须满足的条件.通过采用光纤器件隔离脉冲信号和DC-DC隔离电源对参考电位进行转换,有效解决了驱动电路的高频"浮栅"问题,并利用RC微分电路和施密特反相器设计了驱动信号死区时间可调电路.实验结果表明:设计的驱动电路能够输出频率为1.1 MHz、死区时间为0.32μs、驱动电压为18.8 V、占空比为26%的互补驱动信号,并且在驱动MOSFET栅极的实际应用中,有效降低了功率开关管的功率损耗.     

基于钟控传输门绝热逻辑电路的绝热FIFO设计

通过研究先进先出存储堆栈(FIFO)和钟控传输门绝热逻辑(CTGAL)电路工作原理及结构,提出了基于CTGAL电路的绝热FIFO设计方案.该方案运用绝热计算原理,基于晶体管级设计电路,有效避免了传统CMOS逻辑的FIFO必然遇到的亚稳态和异步信号处理等难题,实现了深度为16的基于CTGAL电路的绝热FIFO结构.HSPICE模拟结果表明,所设计的电路具有正确的逻辑功能,与基于有效电荷恢复逻辑（ECRL）的绝热FIFO相比较,电路平均功耗节省达71%.     

十值TTL门电路的研究

在介绍十值TTL"非"门和"与"门电路结构及其工作原理的基础上,推出了一个十值TTL"与非"门电路.     

隧穿电流影响下的小尺寸电路设计

对于具有超薄的氧化层的小尺寸MOSFET器件,静态栅隧穿漏电流的存在严重地影响了器件的正常工作,基于新型应变硅材料所构成的MOSFET器件也存在同样的问题。为了说明漏电流对新型器件性能的影响,利用双重积分方法提出了小尺寸应变硅MOSFET栅隧穿电流理论预测模型,并在此基础上,基于BSIM4模型使用HSPICE仿真工具进行了仔细的研究,定量分析了在不同栅压、栅氧化层厚度下,MOSFET器件、CMOS电路的性能。仿真结果能很好地与理论分析相符合,这些理论和实验数据将有助于以后的集成电路设计。     

逻辑设计的一种新方法——以异或门为基础的逻辑设计

提出井阐述了以异或门为基础的组合逻辑电路的设计原理和设计方法,结合具体实例,指明了谊方法的适用范围,以及在优化逻辑设计、提高电路性能方面的优越性。     

GTO在斩波调速装置中的应用

本文对GTO在斩波器中的应用进行了分析,设计了GTO斩波器调速装置的主电路及触发电路。同时指出在GTO应用中,掌握关断特性,正确设计门极电路是非常重要的。只要合理设计电路,GTO调速装置必然能得到广泛的应用。     

电路量子电动力学系统中的几何相位门制备

利用电路量子电动力学系统中传输线并联等离子振荡量子比特与共振器的色散耦合,提出了一个制备几何相位门的方案,方案中的相位门制备能在量子比特衰变和退相干之前完成,因此本文方案具有可行性.