FPGA复位方式的可靠性分析

FPGA逻辑设计中常见的复位方式即异步复位和同步复位。大多数情况下简单的通过同步复位或异步复位虽然能够正常的完成复位功能,但并没有得到精确合理的设计,可靠性较差。本文通过对同步复位与异步复位深入的分析,并且比较了各自的优缺点。重点针对异步复位过程中的亚稳态问题采取了一种有效的可靠复位解决方式。     

ASIC设计中的同步复位与异步复位

复位问题是ASIC设计中的一个关键问题,其处理得当与否将直接影响整个电路的性能,在此本文从多个角度对同步复位和异步复位进行了讨论和分析,并且比较了各自的优缺点,重点针对异步复位过程中存在的亚稳态问题采用两级复位同步和复位分配缓冲树的方法进行了相应的解决.     

FPGA复位的可靠性设计方法

对FPGA设计中常用的复位设计方法进行了分类、分析和比较。针对FPGA在复位过程中存在不可靠复位的现象,提出了提高复位设计可靠性的4种方法,包括清除复位信号上的毛刺、异步复位同步释放、采用专用全局异步复位/置位资源和采用内部复位。上述方法可有效提高FPGA复位的可靠性。     

一种用于高可靠性同步器电路的D 触发器设计

随着VLSI设计的发展，设计师时常需要面临不同时钟域之间信号传输和异步复位／置位等情况，在这类情况下，电路就有可能出现亚稳态。以及处理亚稳态的一种解决方案，D触发器在亚稳态下的特性。提出了一种减少亚稳态出现可能性的D触发器单元的设计方案，并使用H－SPICE进行了仿真。     

标清视频处理系统的结构设计及应用

本文主要介绍一种基于SDI接口的标清视频处理系统的结构设计方法及其扩展应用，并对设计中出现的异步时序造成的亚稳态问题提出解决方案。     

SoC设计中的多时钟域处理

多时钟域的处理是系统芯片(SoC)设计中的一个重要环节。文中分析了SoC中多时钟域带来的设计难点——数据在不同时钟域之间传输引起的亚稳态问题，采用变换到单时钟域、插入同步器和采用异步通信3种方法。从而解决了SoC中多时钟域的亚稳态问题。     

基于格雷码的深度可配置的异步FIFO设计实现

如何防止产生亚稳态问题,更好地同步异步信号及准确地设计空、满、几乎空、几乎满控制信号的产生是异步FIFO设计的两大难点。介绍了一种异步FIFO的设计方法,用先比较读写地址产生空满标志,再同步到相应的时钟域的方法来准确设计标志位信号的产生。采用格雷(Gray)码来避免亚稳态的出现,性能较稳定,并比较了利用Gray码、单步循环码作异步FIFO指针的优缺点。最后,给出了系统的仿真及综合结果。     

OTN中异步FIFO的设计与实现

针对OTN(光传送网)电路中传统异步FIFO(先入先出)的可能故障,提出一种适用于OTN电路的异步FIFO,该异步FIFO在出现空/满状态后会复位读/写地址,这样就不会影响电路的同时读写功能。用比较读写地址最高两位的方法来确定接近空或接近满指示信号,更容易判断异步FIFO的空/满状态。测试结果表明,所设计的FIFO的空/满复位功能正常,读写速率可达到133 MHz。     

高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

一种异步FIFO的VHDL实现

本文描述了一个异步FIFO的完整VHDL设计过程,并附了主要的程序代码和仿真结果.就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行了详细的描述.     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

基于Protues的任意N进制计数器的设计与仿真

用集成计数器芯片设计任意N进制计数器是数字电路教学中的一个难点,其原因一是集成计数器芯片种类繁多;二是集成计数器芯片的清零、置数端采用同步或异步方式清零或置数,其清零或置数的方式不同采用的清零或置数的函数也不同。采用仿真方式构成任意进制计数器,可以非常直观的将电路和输出状态、输出波形展现在屏幕上,使学生有一个直观的映像。可以加深学生的理解,提高教学效率,取得事半功倍的效果。     

基于74LS160的N进制计数器仿真设计

针对任意进制（N进制）计数器的设计目的,采用反馈复零法对基于同步十进制计数器74LS160进行设计,分别采用异步清零法实现了6进制计数器和同步置数法实现7进制计数器的设计,通过应用EWB软件对所设计的电路进行仿真实验,仿真结果表明设计的计数器能实现所要求的N进制技术功能.最终得出采用反馈复零法可以实现进制计数器的结论.     

基于云平台的分布式高性能网络爬虫的研究与设计

随着大数据时代的到来,数据成为最宝贵的资源,而网络爬虫技术作为外部数据采集的重要手段,已然成为数据分析的标配.介绍了一种高性能、灵活和便捷的基于云平台的爬虫架构设计和实现.从爬虫的整体架构、分布式设计以及各模块的设计等角度进行了详细的阐述.爬虫各模块用Docker封装,Kubernetes做集群的资源调度和管理,在性能优化上采用了MD5去重树算法、DNS优化和异步I/O等多种策略组合的形式.实验表明,对比未优化的方案,爬虫在性能上具有较明显的优势.     

任意进制计数器设计方法

利用集成二、十进制计数器采用反馈置数法设计任意进制计数器,已有设计方法的特点是采用一次置数。提出了采用多次置数法设计任意进制计数器的新概念,通过状态转换图分析论述了设计依据,以设计实例说明了采用多次置数设计任意进制计数器的方法。分析与设计举例表明该设计方法是可行的,它拓宽了采用MSI设计任意进制计数器的途径。     

A testable CMOS asynchronous counter

A testable design for an asynchronous n-bit CMOS counter is presented, with test inputs that provide full coverage for stuck-at and stuck-open faults. The test time is O(n) where the counter outputs are not observable, compared to O(n ²) for a synchronous counter. Three control signals are required for the testable counter as opposed to one reset signal for the base counter. The testable counter incorporates a scan path, utilizing the state storage in the counter cells, whereby the counter is converted into an n-bit master-slave asynchronous shift register with the counter's request input being used as the shift-register input. The only observable outputs are acknowledge and carry-out signals. The counter utilizes two-cycle (transition) signaling and guarantees that new output values are available before acknowledge is toggled. Two 16-b counters, one base design and one scan-based design, were fabricated on the same chip (2.0-μm n-well CMOS) through MOSIS. Four parts were received, all of which passed the test suites developed     

基于Multisim的集成计数器及应用逻辑功能的仿真

在数字电路的教学中,集成计数器是一个重点无疑也是一个教学难点.本文以典型的74LS161N同步四位二进制计数器为例,用Multisim12软件对其进行功能仿真,并运用反馈清零法和反馈置数法设计十进制计数器,用同步和异步级联设计六十进制计数器来讲述任意进制计数器的设计方法,该设计方法灵活直观,可以非常直观的将电路和输出状态展现在屏幕上.通过该方法的学习,可加深学生对计数器的理解,提高学生的电路设计和实践动手能力.     

对线程池模式的分析及其实现

当行处理且处理过程相同时，采用线程池技术是一种简单而高效的机制，尤其用在Web服务器或应用服务器时他能显著地改善服务器应用程序的性能。本文主要介绍了企业级应用程序设计的线程池模式的思想，并用Java提供了创建和实现组件的标准设计技术，这些组件用来解决通常并行程序所带来的风险。在设计上采用了工作线程来派遣和处理并行任务，并提供了一种基于面向对象的安全线程池框架，在框架中开发人员和最终用户可以配置和控制线程资源。