利用动态块与属性块技术制作图幅

块是AutoCAD图形设计中的一个重要概念,随着AutoCAD软件功能的日渐增强,块功能也得到极大的增强,分别引入了动态块和属性块的概念。该文详细叙述了如何运用AutoCAD中的动态块功能来制作不同尺寸大小的图幅,以及利用属性块功能制作图幅中标题栏的过程,并且介绍了图幅块的使用方法。     

HDR视频算法优化及硬件实现

高动态范围(high dynamic range,HDR)视频算法计算复杂度高,硬件实现需要大量逻辑和存储资源,且现有的算法难以满足高分辨率下的实时性要求.针对上述问题,提出一种优化的HDR视频流水线算法,同时利用FPGA的并行可重构特性,完成该算法的硬件实现.算法首先将相机响应函数内置于FPGA的查找表(look-up table, LUT)中,对3帧低动态范围(low dynamic range, LDR)图像进行合并,转换后的数据通过多路并行流水缓存在FPGA的BRAM中; 然后使用快速的全局色调映射算法将结果实时显示输出.最终算法在Xilinx Kintex-7开发板上实验通过,在120 MHz系统时钟频率下,对于1 920×1 080分辨率的视频流,处理速度达到65 f/s,满足了实时性要求.     

基于VBA实现AutoCAD自动图幅整饰的方法

针对常用制图软件和地理信息系统中图幅整饰功能灵活性不足的问题,通过研究Auto CAD中复杂线型的定义与程序化绘制方法,基于VBA在Auto CAD软件平台上开发了一套自动图幅整饰工具,实现了图幅整饰内容的自动绘制,尤其是能绘制复杂的装饰花边,显著提高了制图作业效率。     

利用改进DA算法FIR滤波器的仿真与实现

针对传统乘法运算在FPGA中占用大量硬件资源的弊端,根据FIR滤波器的线性特性,对串行、并行和改进的分布式算法进行研究,利用改进分布式算法在FPGA上对FIR滤波器进行设计,通过查表法完成FIR滤波器的设计,用改进分布式算法设计了16阶FIR滤波器,并在Quartus II 7.0下进行仿真,仿真结果表明,与传统方法相比,该方法能够有效减少硬件资源的使用。     

基于MapXtreme多图幅地图拼接的研究与实现

在现代化城市建设中,已开始广泛应用地理信息系统技术处理空问数据及其有关各种城市信息.由于扫描仪的限制或纸地图过大,在数字地图的制作上不可避免地存在图幅间拼接的问题.文章着重讨论了图幅拼接功能的算法和实现.     

泰勒级数的DDS设计与FPGA实现

为了提高直接数字频率合成输出信号的动态范围,提出了一种在不增加直接数字频率合成中的累加器的位数的基础上,利用泰勒级数法较少数字频率合成的相位抖动的方法。并且对一个具有32位累加器的直接数字频率合成,输出一定频率范围的信号进行了仿真。仿真结果表明,基于泰勒级数的直接数字频率合成具有较好的动态范围,比一般的方法提高了12 dB。该方法对直接数字频率合成设计者有着重要的参考价值。     

基于通用可重构处理器的AES算法设计与实现

在通用可重构处理器架构基础上,提出一种高级加密标准AES-128实现方案。该方案从算法结构、处理单元(PE)利用率和存储开销3个方面进行优化,使用1个256 bit×32 bit的查找表完成加密时的字节代替与列混合步骤,通过数据分解和数据流分解提高PE利用率,采用本地寄存器存储数据并通过合理布局PE减少存储开销。实验结果表明,该方案PE利用率达到60%,访存开销较完全使用共享存储时降低74%,相对于Intel Atom230串行实现方式吞吐率提高100%左右。     

结合流形排序和区域匹配的图像检索

给出一种基于数据流形排序(Manifold Ranking)和分割区域匹配的图像检索方法.在Manifold Ranking方法的基础上,提出区域匹配图(Region Matching Graph,RMG)的方法,通过计算图像的区域匹配权值,进行第二次相似性匹配,提高了匹配准确性.在Corel图像数据库对该方法进行了检索仿真,结果表明该方法能有效提高检索的准确性.     

网格依赖任务调度系统的设计与实现

针对网格任务调度中的依赖任务调度,通过任务-资源分配图(Task-resource assignment graph, T-RAG)将描述应用静态信息的任务图与动态的网格资源结合在一起,在T-RAG的基础上提出一个面向依赖任务的网格任务调度系统框架,并基于Globus Toolkit实现了一个面向依赖任务的调度系统-DTOSS(Dependent Task Oriented Scheduling System, DTOSS).     

32位浮点正余弦函数的FPGA实现

本文首先介绍了CORDIC算法原理和IEEE-754标准化结构,然后在传统CORDIC算法的基础之上,用Verilog HDL语言对CORDIC内核及前后处理单元进行了编程与设计,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精度要求较高的场合中运行,输出数据经过IEEE-754标准化处理,能够直接兼容大多数处理器,扩展了其应用范围.最后在Quartus Ⅱ 5.1上进行了时序仿真,设计结果表明该算法在硬件上具有很大的优势.