薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

全耗尽SOI MOSFETs阈值电压解析模型

提出了一种新的全耗尽SOI MOSFETs阈值电压二维解析模型.通过求解二维泊松方程得到器件有源层的二维电势分布函数,氧化层-硅界面处的电势最小值用于监测SOI MOSFETs的阈值电压.通过对不同栅长、栅氧厚度、硅膜厚度和沟道掺杂浓度的SOI MOSFETs的MEDICI模拟结果的比较,验证了该模型,并取得了很好的一致性.     

全耗尽CMOS/SOI工艺

对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5～ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5～ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5 ps     

多晶硅双栅全耗尽SOI CMOS器件与电路

对多晶硅双栅全耗尽SO I CM O S工艺进行了研究,开发出了1.2μm多晶硅双栅全耗尽SO I CM O S器件及电路工艺,获得了性能良好的器件和电路。NM O S和PM O S的阈值电压绝对值比较接近,且关态漏电流很小,NM O S和PM O S的驱动电流分别为275μA/μm和135μA/μm,NM O S和PM O S的峰值跨导分别为136.85 m S/mm和81.7 m S/mm。在工作电压为3 V时,1.2μm栅长的101级环振的单级延迟仅为66 ps。     

全耗尽CMOS/SOI工艺

对全耗尽CMOS/SOI工艺进行了研究,成功地开发出成套全耗尽 CMOS/SOI抗辐照工艺.其关键工艺技术包括:氮化H2-O2合成薄栅氧、双栅和注Ge硅化物等技术.经过工艺投片,获得性能良好的抗辐照CMOS/SOI器件和电路(包括101级环振、2000门门海阵列等),其中,nMOS:Vt=0.7V,Vds=4.5～5.2V,μeff=465cm2/(V*s),pMOS:Vt=-0.8V,Vds=-5～-6.3V,μeff=264cm2/(V*s).当工作电压为5V时,0.8μm环振单级延迟为45ps.     

薄膜全耗尽SOI门阵列电路设计与实现

在Ｄａｉｓｙ系统上设计出通用性强、使用方便的ＳＯＩ门阵列母版及门阵列电路，并采用１．５ｕｍＣＭＯＳ／ＳＯＩ工艺在薄膜全耗尽ＳＩＭＯＸ材料上得以实现，其中包括多种分频器电路和环形振荡器，环振可工作在２．５Ｖ，门延误时间在５Ｖ时为４３０ｐｓ。     

全耗尽SOI MOSFETs阈值电压和电势分布的温度模型

提出了一个全耗尽SOI MOSFETs器件阈值电压和电势分布的温度模型.基于近似的抛物线电势分布模型,利用适当的边界条件对二维的泊松方程进行求解.同时利用阈值电压的定义得到了阈值电压的模型.该温度模型详细地研究了电势分布和阈值电压跟温度之间的变化关系,同时还近似地探讨了短沟道效应.为了进一步验证模型的正确性,利用SILVACO ATAS软件进行了相应的模拟.结果表明,模型计算与软件模拟吻合较好.     

全耗尽SOI MOSFET的阈电压的解析模型

本文在近似求解全耗尽ＳＯＩＭＯＳＦＥＴ所满足的二维泊松方程的基础上，建立了阈电压的解析模型。     

全耗尽SOI MOSFETs阈值电压和电势分布的温度模型

提出了一个全耗尽SOI MOSFETs器件阈值电压和电势分布的温度模型. 基于近似的抛物线电势分布模型,利用适当的边界条件对二维的泊松方程进行求解. 同时利用阈值电压的定义得到了阈值电压的模型. 该温度模型详细地研究了电势分布和阈值电压跟温度之间的变化关系,同时还近似地探讨了短沟道效应. 为了进一步验证模型的正确性,利用SILVACO ATAS软件进行了相应的模拟. 结果表明,模型计算与软件模拟吻合较好.     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/ SOI环振比 0 .8μm部分耗尽 CMOS/ SOI环振快 30 % ,比 1 μm全耗尽 CMOS/ SOI环振速度提高 1 5% .     

An Analytical Threshold Voltage Model for Fully Depleted SOI MOSFETs

提出了一种新的全耗尽SOI MOSFETs阈值电压二维解析模型.通过求解二维泊松方程得到器件有源层的二维电势分布函数,氧化层-硅界面处的电势最小值用于监测SOI MOSFETs的阈值电压.通过对不同栅长、栅氧厚度、硅膜厚度和沟道掺杂浓度的SOI MOSFETs的MEDICI模拟结果的比较,验证了该模型,并取得了很好的一致性.     

隐埋层中二维效应对全耗尽SOI非对称HALO结构阈值电压的影响

在非对称HALO结构的全耗尽SOI二维阈值电压解析模型的基础上,对阈值电压受隐埋层中二维效应的影响进行了讨论.通过与一维模型的比较,说明在深亚微米SOI MOSFET器件中隐埋层的二维效应会导致器件提前出现短沟道效应.新模型结果与二维数值模拟软件MEDICI吻合较好.     

非对称HALO结构的全耗尽SOI二维阈值电压解析模型

在考虑了隐埋层与硅层的二维效应的基础上提出非对称HALO结构的全耗尽SOI二维阈值电压解析模型,该模型计算了在不同硅膜厚度,掺杂浓度,HALO区占沟道比例的条件下的阈值电压.模型结果与二维数值模拟软件MEDICI的模拟结果较好的吻合,该模型对HALO结构的物理特性和工艺设计有很好的指导意义.     

隐埋层中二维效应对全耗尽SOI非对称HALO结构阈值电压的影响

在非对称HALO结构的全耗尽SOI二维阈值电压解析模型的基础上,对阈值电压受隐埋层中二维效应的影响进行了讨论.通过与一维模型的比较,说明在深亚微米SOI MOSFET器件中隐埋层的二维效应会导致器件提前出现短沟道效应.新模型结果与二维数值模拟软件MEDICI吻合较好.     

对异型硅岛实现的厚膜全耗尽SOI MOSFET的模拟研究

本文提出了用异型硅岛实现的厚膜全耗尽(FD)SOI MOSFET的新结构,并分析了其性能与结构参数的关系.通过在厚膜SOI MOSFET靠近背栅的界面形成一个相反掺杂的硅岛,从而使得厚膜SOI MOSFET变成全耗尽器件.二维模拟显示,通过对异型硅岛的宽度、厚度、掺杂浓度以及在沟道中位置的分析与设计,厚膜SOI MOSFET不仅实现了全耗尽,从而克服了其固有的Kink效应,而且驱动电流也大大增加,器件速度明显提高,同时短沟性能也得到改善.模拟结果证明:优化的异型硅岛应该位于硅膜的底部中央处,整个宽度约为沟道长度的五分之三,厚度大约等于硅膜厚度的一半,掺杂浓度只要高出硅膜的掺杂浓度即可.重要的是,异型硅岛的设计允许其厚度、宽度、掺杂浓度以及位置的较大波动.可以看出,异型硅岛实现的厚膜全耗尽 SOI MOSFET 为厚膜SOI器件提供了一个更广阔的设计空间.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

关于超薄埋氧层及超薄SOI的MOSFET器件衬底掺杂的设计研究

The importance of substrate doping engineering for extremely thin SOI MOSFETs with ultra-thin buried oxide(ES-UB-MOSFETs) is demonstrated by simulation.A new substrate/backgate doping engineering,lateral non-uniform dopant distributions(LNDD) is investigated in ES-UB-MOSFETs.The effects of LNDD on device performance,V t-roll-off,channel mobility and random dopant fluctuation(RDF) are studied and optimized.Fixing the long channel threshold voltage(V t) at 0.3 V,ES-UB-MOSFETs with lateral uniform doping in the substrate and forward back bias can scale only to 35 nm,meanwhile LNDD enables ES-UB-MOSFETs to scale to a 20 nm gate length,which is 43% smaller.The LNDD degradation is 10% of the carrier mobility both for n MOS and p MOS,but it is canceled out by a good short channel effect controlled by the LNDD.Fixing V t at 0.3 V,in long channel devices,due to more channel doping concentration for the LNDD technique,the RDF in LNDD controlled ES-UB-MOSFETs is worse than in back-bias controlled ES-UB-MOSFETs,but in the short channel,the RDF for LNDD controlled ES-UB-MOSFET is better due to its self-adaption of substrate doping engineering by using a fixed thickness inner-spacer.A novel process flow to form LNDD is proposed and simulated.     

超薄顶层硅SOI衬底上高k栅介质ZrO_2的性能

采用超高真空电子束蒸发法制备了用于全耗尽SOI场效应晶体管(MOSFET)中作为高k栅介质的ZrO2 薄膜.X射线光电子能谱(XPS)分析结果显示:ZrO2 薄膜成分均一,为完全氧化的ZrO2 ,其中Zr∶O =1∶2 2 ,锆氧原子比偏高可能是由于吸附了空气中O2 等杂质.扩展电阻法(SRP)和剖面透射电镜(XTEM)都表征出6 0 0℃退火样品清晰的ZrO2 /topSi/BO/Sisub的结构,其中ZrO2 /topSi界面陡直,没有界面产物生成.选区电子衍射显示薄膜在6 0 0℃快速退火后仍基本呈非晶态.研究了上述MOSOS结构的高频C V性能,得到ZrO2 薄膜的等效氧化物厚度EOT =9 3nm ,相对介电常数ε≈2 1,