光纤通信中8B10B编码器的设计与实现

为了满足光纤通信系统中对线路编码的特殊要求,在深入分析现有8B/10B编码原理的基础上,提出了一种新的将同步块分组法与查找表法相结合的8B/10B编码方案。此方案的优势在于能在同一时钟下同步完成3B/4B编码和5B/6B编码,进而通过Disparity和Running Disparity这两个参数来控制编码后的4 bit数据和6 bit数据,使之结合为10 bit并行数据,最后通过串化器转化为高速的串行数据进行输出。整体设计方案用VHDL硬件语言实现了算法的描述,并在QuartusⅡ软件平台上实现了整个编码器的电路综合和波形仿真,结果表明该方案具有占用资源少、编码速度快、实时性好、可靠性高等优点,并且充分满足光纤通信中对高速数据传输的要求。     

一种低延时的多通道8B/10B编码器设计

针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电路的仿真结果表明:编码器在四通道与八通道模式下,数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s,编码输出延时均为1个时钟周期,填补了国内低延时高速8B/10B编码器的空白。     

一种使用纠错技术的8B/10B编码器设计

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。     

一种新的8B／10B编码电路设计

高速串行数据传输中广泛采用8B／10B编码。为得到结构简单、易于大规模集成的编码电路,文中在深入分析8B／10B编码内在相关性和逻辑关系的基础上,采用ECL结构和0．6μmBiCMOS工艺,设计了8B／10B编码电路。并将该编码电路应用于传输速率400Mb／s的高速串行数据发送器中。与现有8B／10B编码方法相比,仿真结果表明采用该方法实现的编码电路逻辑运算量小、速度快;实测结果表明该编码电路具有误码率低、可靠性高等优点。     

LVDS中8B/10B编码解码器的设计与实现

在研究了8B/10B编码原理的基础上,针对在LVDS中的应用,提出了一种简单、实用的8B/10B编码解码器的实现方法,并采用VHDL语言进行了设计实现,且完成功能仿真和FPGA验证,编码解码的设计方案数据传输稳定,符合在LVDS中应用的设计要求.     

JESD204B接口协议中的8B/10B解码器设计

JESD204B是一种用于数据转换器和逻辑器件内部高速互连的行业新标准,可支持高达12.5 Gbit/s的多通道同步和串行数据传输。设计和实现了一种符合JESD204B协议规范的8B/10B解码器,除了能够正确解码外,还包括控制字符、判断电路、数据极性检测和错误码字检测电路。利用极性信息简化了解码电路,利用组合逻辑提高了检错和极性检测速度,采取并行处理的拓扑结构加快了电路运行速度。跟其他典型电路相比,在芯片面积上缩小了近50%,最高工作频率提高了25%,满足JESD204B协议的指标要求。     

光纤通道8B/10B编码的ASIC研究与设计

在目前的高速串行数据传输中广泛采用的是8B/10B编解码,为了达到简化实现结构,用于大规模集成电路的目的,研究了现有各种不同的8B/10B编解码的特点和内在相关性,并在此基础上介绍了用一种VHDL设计8B/1B编码逻辑描述的方法,将其设计成专用集成电路或嵌入到FPGA中,构成一个逻辑运算量小,速度快,可靠性高的IP核,最后给出在Altera公司软件平台Quartus Ⅱ上进行的EDA综合仿真结果。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。     

8B/10B编解码的IP核设计

研究了8B/10B编码的编码特点和内在相关性,并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法,将其嵌入到FPGA中或设计成ASIC,可构成一个资源使用少、速度快、可靠性高的IP核.文中着重介绍8B/10B编解码总体设计方案,详细描述其内部工作原理和实现.最后给出在Altera公司软件平台QuartusⅡ上进行EDA的综合和仿真结果.     

一种用于1000BASE-X物理层的8B/10B编码器设计

介绍了1000BASE-X物理编码层和物理层系统的设计,为了解决高速光纤传输过程中基线漂移和码流不平衡的问题,1000BASE-X物理编码层采用8B/10B编码算法。基于8B/10B编码规则和8B/10B编码内在相关性的分析研究,设计了一种查表法和组合逻辑法相结合的8B/10B编码器,通过硬件语言Verilog HDL实现了编码算法,并在QuartusII和Modelsim上进行综合和功能仿真验证,仿真结果表明该方法的逻辑资源面积占用小、编码速度快、可靠性高。     

JESD204B接口协议中的8B10B编码器设计

JESD204B作为SERDES接口的最新标准协议,相较于传统的接口标准,在众多方面有着明显的优势,可支持高达12.5Gbps的多通道同步和串行数据传输。基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。同时对协议规定之外的控制字节作以特殊处理。仿真结果表明,该电路完全符合协议规范,并在电路面积、功耗及最大工作频率等方面具有一定优越性。     

基于PCIE驱动程序的数据传输卡DMA传输

为提高数据传输速度,研制了一套基于PCIE接口的数据发送和接收系统。该系统主要由4部分组成:数据发送卡、数据接收卡、PCIE驱动程序以及上位机应用程序。文中介绍了数据传输卡的基本原理和构成,重点研究了在Windows XP系统下利用WinDriver开发PCIE设备驱动程序的主要步骤、DMA数据传输的实现和中断响应的处理。经测试,该数据传输系统比较稳定,开发的驱动程序可以实现数据的高速传输。     

基于PCIE交换的数据处理模块设计

PCI Express突破传统总线,采用点到点的互连方式,每个设备都由独立的链路连接,独享带宽,提高传输速率。PCIE交换和桥接器提供协议转换能力为系统间的互连带来了便捷的解决方案,同时丰富了整个应用环境。本文基于PEX8648交换芯片设计实现了多PCIE设备互连的数据处理模块,对其硬件结构及软件配置方法进行了详细介绍。     

基于Virtex-6的PCI Express高速采集卡设计

为了提高数据采集速率,适应大数据量交互处理要求,介绍了一种应用Virtex-6芯片的PCI Express高速采集卡设计。Virtex-6内嵌PCIE协议硬核能完成完整的PCIE分层协议,实现与上位机通信。设计了DMA控制器,作为采集卡数据传输主控,实现基于PCI Express总线的DMA高速数据传输方案。主机软件系统包括驱动程序和应用软件2部分。经实验测试,该采集卡能完成对外部高速数据的实时采集,性能稳定可靠。     

FPGA在PCI Express总线接口中的应用

随着高速数据采集设备传输带宽的日益提高,开发者需要采用新的计算机总线进行数据传输。这里叙述了使用EP2SGX90系列FPGA完成PCI-Express协议转换,多种DMA工作方式及相关寄存器的作用。以链式DMA传输方式为例,详细介绍该传输方式下的寄存器设置及在驱动程序中的实现范例。实验表明,用FPGA实现协议转换,总线持续传输速率最高可以达到1.2 Gb/s,满足大多数高速数据采集设备的要求。在此摒弃了采用专用总线接口芯片的传统方法,将开发者的逻辑设计和总线协议转换放到同一个FPGA芯片中,不但节省了硬件成本,利用其可编程特性,大大提高了设计可扩展性,同样的硬件很容易完成由PCIE 1.0到PCIE 2.0的升级。     

WCDMA基站传输技术的研究

随着国内3G网络大规模建设和应用,以及3G业务尤其是数据业务的急剧增长,对基站传输的要求也越来越高,现有基站的传输方式将成为3G业务发展的瓶颈。对E1、FE等基站传输组网方案进行了分析、研究,并对WCDMA基站的传输规划提出了建议。