一种改进型CORDIC算法的FPGA实现

为实现CORDIC算法在二、三象限内的点的反正切函数的计算,提出了在传统CORDIC算法基础上增加两级初次迭代的改进措施,给出了改进后算法的硬件流水线实现结构,并在FPGA芯片EP1S10F484C5上仿真实现.仿真结果表明:修正后的CORDIC算法的运算结果与反正切函数的理论计算值基本一致,误差很小,可以实现平面上任意一点反正切函数的求解.     

流水线CORDIC算法的FPGA实现

坐标旋转计算机（CORDIC）算法可以将多种难以用硬件电路直接实现的复杂运算分解为统一的简单移位、加法运算,然后逐次逼近结果。这种方法很好地兼顾了精度、速度和硬件复杂度,因而在数字信号处理领域得到了广泛应用。首先简要介绍了CORDIC算法的原理,然后基于现场可编程门阵列（FPGA）实现了流水线结构的CORDIC算法,仿真结果表明,其输出误差很小,与理论值基本一致。     

基于CORDIC算法的复数除法器FPGA实现

在现代数字信号处理电路设计中,除法器有着广泛的应用。这里阐述一种复数除法器的设计思想和实现方法,引入CORDIC算法到复数的除法运算中,利用CORDIC旋转操作来代替乘、加法操作,然后采用双比特移位操作得到最终运算结果。经CORDIC旋转后数据最多只放大2位位宽,因此可以减少硬件实现中的器件迭代次数。经过FPGA验证结果表明,整个设计运算速度快、节省器件,并且计算精度高。     

CORDIC算法在跟踪环中的应用与FPGA实现

主要介绍了CORDIC算法在跟踪环鉴别器中的应用,包括码跟踪环、锁频环和锁相环鉴别器,并进行了FPGA实现。在设计中,采用统一CORDIC算法优化方法减少硬件开销,用非流水方式在一个CORDIC运算基本单元中实现了码跟踪环、锁频环和锁相环三种鉴别器。同时对CORDIC运算的精度和位宽进行分析,在保证环路功能的情况下尽量减少硬件资源的使用。在Virtex5 lx220上测试使用了该鉴别器的GPS跟踪环,取得了满意的跟踪效果。     

一种改进的CORDIC算法及其FPGA实现

CORDIC算法在很多工程应用中发挥着很大的作用.在传统的CORDIC算法基础上,通过增加内部相位累加器的位数,以及采用两位的方向控制因子的方法,在不影响实现复杂度的基础上可以产生更高相位分辨率的正余弦信号.采用QUARTUSⅡ进行综合仿真,验证了设计的可行性,并用MATLAB分析了设计的相位分辨率和计算误差等,证明设计可以有效地提高CORDIC算法的性能.     

利用CORDIC算法计算平方根及其FPGA实现

平方根运算作为信号处理的一种基本数据运算,在工程项目中应用广泛,但是在FPGA中直接进行平方根运算较为复杂,需要研究其高效实现方法。当利用CORDIC算法进行双曲线方程求解时,可以高效地完成平方根运算。这里首先介绍了CORDIC算法的原理,迭代结构的实现流程,及其在平方根计算中的应用。设计了两种适合于FPGA实现的CORDIC算法平方根运算的结构,并行结构和位串行结构,比较了两种结构的优缺点,并给出仿真结果。     

A Fast Modified CORDIC—Implementation of Radial Basis Neural Networks

This paper describes how the real-time bandwidth of a radial basis neural network (RBNN) can be improved by the use of a field programmable gate array (FPGA). Accelerated performance is gained by moving the time-consuming RBNN exponential calculations from a general purpose processor to a dedicated FPGA that implements an optimized CORDIC-algorithm. The design methodology is presented and illustrated with a speech recognition application.     

基于CORDIC算法的正余弦运算的FPGA实现

正余弦函数在任意次谐波电流的无锁相环ip-iq检测法中有着重要应用.本文在基于传统的CORDIC算法的理论分析和实验的基础上,提出了一些优化措施.采用VHDL语言完成了正弦函数、余弦函数的运算系统设计,给出了具体计算公式,通过了仿真与适配;利用三角函数的对称性,将输入角度的范围扩大到一个完整的周期.成功地实现了正弦函数...     

基于CORDIC算法的QAM调制器的FPGA实现

正交振幅调制技术(QAM)作为一种频带利用率较高、误码率相对较低的调制方式,被定义为很多数字通信系统的数字传输标准.QAM调制的载波信号一般采用查找表的方法,为了达到高精度的要求,需要耗费大量的ROM资源,文中提出了一种基于流水线CORDIC的算法实现QAM调制,可有效节省硬件资源,提高运算速度,同时可以实现多制式的QAM调制.最后给出了该设计方案的仿真结果,仿真结果表明,QAM调制器能产生四种调制方式的QAM信号,性能良好,迭到设计的要求.     

基于FPGA的一种改进型三角超越函数CORDIC实现方式

CORDIC算法将复杂的算术运算转化为简单的加法和移位操作,然后逐步逼近结果。这种方法很好地兼顾了精度、速度,非常适合三角超越函数的硬件实现,但同时也带来硬件资源占用增加的问题。如何尽可能减少CORDIC算法带来的硬件资源占用增加,是利用CORDIC算法实现三角超越函数的关键。本文提出一种改进型三角超越函数CORDIC硬件实现方案,该方案中CORDIC算法IP核利用VHDL语言进行编写,IP核在Modelsim6.5g上通过功能仿真,并且在XUPV5-LX110T FPGA开发板上通过硬件测试,实验结果表明改进的方案可以有效减少CORDIC算法带来的硬件资源占用增加。     

Evaluation of CORDIC Algorithms for FPGA Design

This paper presents a study of the suitability for FPGA design of full custom based CORDIC implementations. Since all these methods are based on redundant arithmetic, the FPGA implementation of the required operators to perform the different CORDIC methods has been evaluated. Efficient mappings on FPGA have been performed leading to the fastest implementations. It is concluded that the redundant arithmetic operators require a 4 to 5 times larger area than the conventional architecture and the speed advantages of the full custom design has been lost. That is due to the longer routing delays caused by the increase of the fan-out and the number of nets. Therefore, the redundant arithmetic based CORDIC methods are not suitable for FPGA implementation, and the conventional two's complement architecture leads to the best performance.     

基于CORDIC算法的数字鉴频方法及其在FPGA中的实现

本文给出了一种适合FPGA实现的基于CORDIC(Coordinate Rotation Digital Computer)算法的数字鉴频方法.首先讨论了利用CORDIC算法进行数字鉴相和一阶差分数字鉴频的原理,然后分别给出在FPGA中实现CORDIC算法的流水结构和迭代结构,通过与XILINX自带CORDIC IPCore资源利用情况的比较及FPGA仿真结果表明,基于CORDIC算法的迭代结构和一阶差分实现数字鉴频的方法是高效可行的.     

一种基于CORDIC算法改进的高速低功耗DCT协处理器设计

介绍了一种支持MPEG2压缩协议,应用于ARM9内核、高速低功耗的二维DCT协处理设计研究.该协处理器利用行列分解法,并行优化实现二维DCT数据结构,明显提高了8×8数据块的处理速度.与此同时,应用改进的CORDIC算法——移位代替乘法并优化移位算法实现一维DCT.仿真结果表明,对于此种一维DCT算法硬件实现,在符合MPEG2精度和ARM9数据传输频率的前提下比文献[2]速度提高了30%,面积却减少了50%.这种协处理器可以在移动多媒体设备的编解码模块中得到广泛应用.     

Modified CORDIC algorithm with reduced iterations

Presents a modified CORDIC algorithm that offers a considerable latency time reduction and chip area savings when compared with the original CORDIC method. The operations used are adds, shifts, and multiplication or division.<>     

改进型CIC抽取滤波器设计与FPGA实现

为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC滤波器.该滤波器在采用COSINE滤波器提高阻带特性的基础上,级联了一个SINE滤波器,补偿了其通带衰减.硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则.经仿真和FPGA验证,改进型CIC滤波嚣使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为0.000 1 dB.     

基于CORDIC算法的高速可配置FFT的FPGA实现

论述了一种用于星载合成孔径雷达(SAR)星上数据实时自主处理系统中的高性能FFT的FPGA实现.采用CORDIC算法实现复数乘法,降低了系统的复杂性,提高了运算速度,并提出一种新型便捷的旋转因子产生方法,无需额外的ROM资源.采用块浮点的数据类型,有效避免了大点数FFT的溢出问题.运算点数可配置,能够实现64～32k点,实部、虚部均为16bit数据的FFT运算.整体设计采用16点并行流水结构,提出了适用于16通道并行读写的无冲突地址产生方法.最高工作频率可达118.89MHz,100MHz频率下,1024点FFT的计算时间仅为4.48μs,完全满足高速实时的运算要求.     

基于FPGA的流水线CORDIC算法的DDFS设计

在射频系统后端信号处理调制解调系统中,直接数字频率合成器(DDFS)起着非常重要的作用.介绍了CORDIC算法的基本原理,提出了一种利用流水线结构生成高频率分辨率、高动态范围正弦波的方法,并给出了利用FPGA实现该流水线结构CORDIC算法的过程.     

用FPGA实现CORDIC算法的32位浮点三角超越函数之正余弦函数

本文在传统CORDIC算法的基础之上,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精度要求较高的场合中运行,如实时语音、图像信号处理、滤波技术等。输出数据经过IEEE-754标准化处理,能够直接兼容大多数处理器,扩展了其应用范围。最终在Altera公司NiosⅡ处理器中通过增加自定义指令的方式完成了硬件实现。     

一种基于SystemVerilog的CORDIC算法IP核实现方案

CORDIC是一种坐标旋转算法,常用来计算向量旋转、三角与反三角函数以及数乘、除法等初等函数值.但是,由于它的形式多样,在FPGA硬件实现时,常规做法是根据不同计算需求设计特定的RTL代码,导致灵活性和可移植性受到了极大限制.因此,根据CORDIC各种运算形式的特点,利用SystemVerilog语言实现了CORDIC...     

Configurable Floating-Point FFT Accelerator on FPGA Based Multiple-Rotation CORDIC

Fast Fourier transform (FFT) accelerator and Coordinate rotation digital computer (CORDIC) algorithm play important roles in signal processing.We propose a conflgurable floating-point FFT accelerator based on CORDIC rotation,in which twiddle direction prediction is presented to reduce hardware cost and twiddle angles are generated in real time to save memory.To finish CORDIC rotation efficiently,a novel approach in which segmentedparallel iteration and compress iteration based on CSA are presented and redundant CORDIC is used to reduce the latency of each iteration.To prove the efficiency of our FFT accelerator,four FFT accelerators are prototyped into a FPGA chip to perform a batch-FFT.Experimental results show that our structure,which is composed of four butterfly units and finishes FFT with the size ranging from 64 to 8192 points,occupies 33230(3％) REGs and 143006(30％)LUTs.The clock frequency can reach 122MHz.The resources of double-precision FFT is only about 2.5 times of single-precision while the theoretical value is 4.What's more,only 13331 cycles are required to implement 8192-points double-precision FFT with four butterfly units in parallel.