基于神经网络区分器的SIMON-like算法参数安全性评估

神经网络区分器作为一种新的可被应用于密码算法安全性分析的工具,一经提出便被应用于多种密码算法的安全性分析。对于SIMON-like算法,其循环移位参数的选择有多种。利用神经网络区分器对分组长度为32bit的SIMON-like算法的循环移位参数(a,b,c)的安全性进行了研究,并给出了好的循环移位参数选择。利用K?lbl等在CRYPTO2015中提出的SIMON-like算法仿射等价类思想,将分组长度为32bit的SIMON-like算法的循环移位参数划分至509个等价类,并选择其中使gcd(a-b, 2)=1成立的240个等价类进行研究。针对240个等价类的代表元构建了自动化搜索差分路径的SAT/SMT模型,并利用SAT/SMT求解器搜索了不同代表元的多轮最佳差分路径。利用搜索得到的最佳差分路径的输入差分训练了神经网络区分器,选择其中准确率最高的神经网络区分器作为代表元的神经网络区分器,统计了不同代表元的神经网络区分器准确率。发现K?lbl等给出的20个最佳循环参数并不能使神经网络区分器的准确率最低,而且其中4个循环移位参数对应的神经网络区分器的准确率超过了80%,这意味着这4个循环...     

微控制器中ALU与移位逻辑的设计与改进

文章结合8位微控制器IP软核的设计，分析了指令系统的功能与特点，在算法级上对其处理器中数据路径进行了合理的调整与优化，并提出一种将ALU与移位逻辑并行设计的方法。较之于传统的串行设计方法而言，这种并行设计方法不仅描述简单，而且综合得到的电路降低了功耗，具有更快的运算速度，同时并不增加资源消耗。     

数字下变频中基于IP核的NCO设计

本文简要说明了软件无线电接收机下变频单元中数控振荡器的重要作用，提出了一种采用Altera公司的IP核设计高性能数控振荡器的新方法，仿真表明采用移位相加结构的CORDIC算法仅消耗FPGA的逻辑单元，可在优化资源配置的同时保证各项参数均达到设计要求。     

嵌入式图形处理器裁剪引擎的设计

以计算机图形学为基础,文章设计了一种具有较好通用性的嵌入式图形处理器裁剪引擎。重点剖析了裁剪算法和裁剪引擎RTL级模型的设计,该模型采用Verilog HDL实现引擎的IP软核,并在QuartusⅡ环境中完成IP核的功能仿真与时序验证。综合后,IP核占用FPGA资源为9489逻辑单元,实现了对图形进行裁剪的任务,达到了预期的设计要求。     

EHMM人眼状态识别算法中的2D-DCT IP核设计

EHMM人眼状态识别算法具有较高的识别率但算法复杂,因此利用SOPC开发平台设计了一种基于行列变换快速算法的2D-DCT IP核以提高处理速度;根据眼状态识别只需取2D-DCT后左上角部分子矩阵数据的特点,对其计算过程进一步优化;并引入了转置存储技术,浮点数乘法通过移位后转化为定点乘法器实现,优化了硬件资源,提高了处理速度;实验结果表明该IP核很好地实现了人眼图像灰度值的DCT变换。     

JPEG图像压缩算法的IP核设计

以基于矩阵分解的二维DCT算法为基础,设计了JPEG图像压缩算法的IP核,并用Verilog-HDL语言对各模块和整个IP核进行了RTL级描述和仿真,实验结果验证了设计的正确性。     

祖冲之序列密码算法IP核的设计与实现

祖冲之序列密码算法是中国自主研究的流密码算法,是运用于下一代移动通信4G网络中的国际标准密码算法,该算法包括祖冲之算法（ZUC）、加密算法（128-EEA3）和完整性算法（128-EIA3）三个部分。目前,已有对ZUC算法的优化实现,而专门针对128-EEA3和128-EIA3的硬件实现与优化,尚未见公开发表的论文。文章设计了祖冲之序列密码算法的IP核,该IP核基于ZUC算法模块,同时支持128-EEA3和128-EIA3,并且保持ZUC模块的高吞吐率。最后,在Virtex-5FPGA平台上对该IP核进行了实现,并对其性能进行了比较和分析。     

高性能MD5算法IP核的设计空间探索与分析

本文以Bluespec System Verilog高层硬件描述语言为工具,对MD5核心算法进行了设计空间探索,实现了全展开组合逻辑、全展开流水线、循环迭代、流水化的循环迭代四种结构,测试和分析了各种结构的性能和面积指标,完整掌握了MD5IP核的设计空间的各项参数。     

一种基于嵌入式系统的3DES算法IP核的设计

使用Verilog语言设计了一款3DES算法IP核,采用ARM公司的AMBA总线,使其可以用于ARM体系结构的嵌入式芯片中.首先通过分析3DES算法原理,提出IP核的整体结构,对算法的关键部分状态机和S盒进行分析设计,完成整体设计后再进行验证与综合.目前该IP核的综合结果符合要求,并已通过仿真验证,在一款32位高性能DSP芯片中得到了成功应用.     

DSP芯片核内高性能移位器设计与验证

移位类指令对于实现FIR、IIR等数字信号处理算法非常重要,为了快速的实现此类算法,介绍了一款16位嵌入式定点DSP芯片中核内移位器单元的设计。电路由一个移位阵列和指数提取单元、以及控制信号单元组成,采用改进的树形（Tree-Mux）结构,大大提高了其速度。使用0．18CMOS工艺,使得（16位输入40位输出）整个移位器得以实现;综合结果表明,最长时延为1．89ns。     

基于NIOS Ⅱ的VGA控制器IP核的设计

针对LCD控制器IP核只能显示数字和英文字母的问题,提出了一种基于NIOSⅡ的VGA控制器IP核的设计方法,给出了VGA工作原理,介绍了VGA控制器的设计,详细阐述了VGA控制器IP核的设计,即将设计好的VGA控制器安装到SOPC Builder中,最后将VGA控制器IP核添加到NIOSⅡ系统中进行了测试验证。测试结果表明,该IP核可显示多种图形、图象、文字,并可实现动画效果,具有一定的实用价值。     

基于Nios II的LCD驱动IP核的设计

针对不同型号液晶屏之间的驱动差异问题,提出一种基于Nios II的LCD驱动的IP核设计方法。研究基于NIOS II的LCD驱动IP核的体系结构及其软件实现过程。经过测试,所设计的LCD驱动IP核能够应用于不同型号的液晶屏,且运行稳定。     

IP核标准和开发流程

随着集成电路制造业的发展,IP供应商的出现和SoC设计方法学的普及,越来越多的用户需要选择适合自身设计的IP。上述问题表明,IP核标准已经成为集成电路产业发展的当务之急。这里着重介绍了IP核的开发流程。     

SoC设计中的IP核保护方法研究

对现有主要IP核保护方法的原理和性能进行了研究分析,指出了各种方法的优缺点,同时指出了IP核保护方法的发展方向.     

基于AMBA总线接口的以太网IP核

介绍了一款32位SoC芯片中基于AMBA AHB总线接口的以太网IP核的设计。目前该IP核已通过RTL级测试与FPGA验证。通过性能测试，表明该以太网IP核能满足许多实际应用的需求。由于其具有标准的总线接口，因此完全可以作为一个可重用的IP核。     

8位RISC MCU IP软核仿真的新方法

介绍了一种8位RISC MCU IP核的体系结构，采用自顶向下的设计思想对其进行模块划分，分析了流水线及跳转指令操作的实现，提出建立虚拟指令存储器模块对MCU IP核仿真的方案，并给出对虚拟指令存储器初始化的方法，该方法提高了MCU IP软核仿真的效率。     

基于NiosⅡ处理器的通用AD IP核的设计与实现

提出了一种采用基于NiosⅡ处理器的通用AD IP核来实现嵌入式数据采集系统的新方案。它能将市面上任意一款AD芯片制作成IP核并集成到NiosⅡ系统中使用,且整个IP核的控制与运算逻辑由一片FPGA芯片来完成。     

基于SOPC的嵌入式系统中I^2C总线IP核的设计

利用Altera的QuartosⅡ软件开发平台在FPGA上实现了I^2C总线IP核的设计。IP核满足I^2C总线的功能要求。主设备通过该IP核可以向从设备中写入或者从中读取数据，解决了I^2C总线在SOPC中的应用问题。为了满足复用，该IP核采用Avalon总线接口，同时利用Modelsim进行了功能仿真。     

CAN总线控制器IP核设计

设计了一个CAN总线控制器IP核。该IP核支持CAN总线标准帧和扩展帧两种报文格式,具有仅听模式和自测试模式,总线时序参数可配置,外部接口简单灵活,易于集成到各种CAN系统中。     

基于Nios Ⅱ的LCD驱动IP核的设计

针对不同型号液晶屏之间的驱动差异问题,提出一种基于Nios Ⅱ的LCD驱动的IP核设计方法.研究基于NIOS 11的LCD驱动IP核的体系结构及其软件实现过程.经过测试,所设计的LCD驱动IP核能够应用于不同型号的液晶屏,且运行稳定.