共查询到10条相似文献,搜索用时 31 毫秒
1.
针对现有图像识别系统大多采用软件实现,无法利用神经网络并行计算能力的问题.该文提出一套基于FPGA的改进RBF神经网络硬件化图像识别系统,将乘法运算改为加法运算解决了神经网络计算复杂不便于硬件化的问题,并且提出一种基于位比较的排序电路解决了大量数据的快速排序问题,以此为基础开发了多目标图像识别应用系统.系统特征提取部分采用FPGA实现,图像识别部分采用ASIC电路实现.实验结果表明,该文所提出的改进RBF神经网络算法平均识别时间较LeNet-5,AlexNet和VGG16缩短50%;所开发的硬件系统完成对10000张样本图片识别的时间为165μs,对比于DSP芯片系统所需426.6μs,减少了60%左右. 相似文献
2.
由于材料、工艺等原因,红外焦平面阵列(IRFPA)各单元普遍存在响应不一致的现象,从而导致IRFPA都存在非均匀性.非均匀性校正(NUC)是红外图像处理系统中的重要环节.文章在研究了基于神经网络的NUC算法的基础上,提出了一种采用DSP与FPGA相结合实现基于神经网络的非均匀性自适应校正算法实时实现硬件方法,在该方法中利用FPGA并行处理能力强的特点,对焦平面阵列进行非均匀性校正,而DSP的计算能力强,完成校正系数的自适应更新.将该方法应用于128×128红外成像系统中,可使系统长期稳定地工作,克服了校正参数的漂移问题. 相似文献
3.
4.
5.
针对卷积神经网络(CNN)在嵌入式端的应用受实时性限制的问题,以及CNN卷积计算中存在较大程度的稀疏性的特性,该文提出一种基于FPGA的CNN加速器实现方法来提高计算速度。首先,挖掘出CNN卷积计算的稀疏性特点;其次,为了用好参数稀疏性,把CNN卷积计算转换为矩阵相乘;最后,提出基于FPGA的并行矩阵乘法器的实现方案。在Virtex-7 VC707 FPGA上的仿真结果表明,相比于传统的CNN加速器,该设计缩短了19%的计算时间。通过稀疏性来简化CNN计算过程的方式,不仅能在FPGA实现,也能迁移到其他嵌入式端。 相似文献
6.
7.
8.
在SoC开发过程中,基于FPGA的原型验证是一种有效的验证方法,它不仅能加快SoC的开发,降低SoC应用系统的开发成本,而且提高了流片的成功率.文章主要描述了基于FPGA的SoC原型验证的设计与实现,针对FPGA基验证中存在的问题进行了分析并提出了解决方案. 相似文献
9.
针对现有图像识别系统大多采用软件实现,无法利用神经网络并行计算能力的问题。该文提出一套基于FPGA的改进RBF神经网络硬件化图像识别系统,将乘法运算改为加法运算解决了神经网络计算复杂不便于硬件化的问题,并且提出一种基于位比较的排序电路解决了大量数据的快速排序问题,以此为基础开发了多目标图像识别应用系统。系统特征提取部分采用FPGA实现,图像识别部分采用ASIC电路实现。实验结果表明,该文所提出的改进RBF神经网络算法平均识别时间较LeNet-5, AlexNet和VGG16缩短50%;所开发的硬件系统完成对10000张样本图片识别的时间为165 μs,对比于DSP芯片系统所需426.6 μs,减少了60%左右。 相似文献