基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

祖冲之序列密码算法IP核的设计与实现

祖冲之序列密码算法是中国自主研究的流密码算法,是运用于下一代移动通信4G网络中的国际标准密码算法,该算法包括祖冲之算法（ZUC）、加密算法（128-EEA3）和完整性算法（128-EIA3）三个部分。目前,已有对ZUC算法的优化实现,而专门针对128-EEA3和128-EIA3的硬件实现与优化,尚未见公开发表的论文。文章设计了祖冲之序列密码算法的IP核,该IP核基于ZUC算法模块,同时支持128-EEA3和128-EIA3,并且保持ZUC模块的高吞吐率。最后,在Virtex-5FPGA平台上对该IP核进行了实现,并对其性能进行了比较和分析。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

一种基于嵌入式系统的3DES算法IP核的设计

使用Verilog语言设计了一款3DES算法IP核,采用ARM公司的AMBA总线,使其可以用于ARM体系结构的嵌入式芯片中.首先通过分析3DES算法原理,提出IP核的整体结构,对算法的关键部分状态机和S盒进行分析设计,完成整体设计后再进行验证与综合.目前该IP核的综合结果符合要求,并已通过仿真验证,在一款32位高性能DSP芯片中得到了成功应用.     

现场可编程器件3-DES算法IP核的设计

介绍了DES和3-DES算法的概要,给出了一种电路实现模型,并基于Xilinx公司的FPGA器件设计了IP核,描述了IP核设计中主要模块的设计方法.     

可重构DES、3-DES加减密系统设计

针对目前密码算法软件实现和ASIC实现的局限性,提出可重构加减密系统设计;在分析DES和3-DES算法原理的基础上,通过减少3-DES的密钥长度,设计新型的3-DES加减密系统;综合新型3-DES加减密系统和DES加减密系统,设计基于可重构硬件的DES、3-DES加减密系统,该系统在xinlinx在Virtex-E系列FPGA上成功实现;实验结果显示,该系统兼有软件实现的灵活性和硬件实现的可靠性、高效性、安全性,硬件资源少,同时可以成功抵制密码攻击,密码分析和线性分析.     

高速和资源节约型数据加密算法设计

介绍了3DES数据加密算法(DDA)的原理,针对利用FPGA硬件实现3DES算法,给出了一种可进化IP核的具体设计思想,采用可重构电路节省器件内部资源,并采用有限状态机设计技术从而实现数据高速安全传输。本设计是在ALTERA公司的Quartus II环境下实现的,并成功下载到支持电路部分重构的Xilinx Virtex II系列器件中的XC2V1500芯片中。     

Ultra DMA模式下硬盘数据加密系统的设计及FPGA实现

设计了基于FPGA芯片的硬盘数据加密系统。该加密系统运行在Ultra DMA传输模式下,其加密核支持常用对称密码算法（AES、DES、3DES）和用户自主开发的各种对称密码算法。测试结果表明,在Ultra DMA模式2下系统运行速度为32 Mbps,对计算机正常运行没有任何影响。     

安全加密算法DES的分析与改进

通过对分组密码DES算法IP变换、IP逆变换、S-盒换位表的分析,找出了他们的换位规则,根据这种规则提出了一种对DES算法软件实现的改进方法。     

基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。     

基于SoC可重构密码算法IP核接口电路设计与实现

针对SoC芯片多IP核集成问题,提出了系统集成时软硬件协同设计方案,建立了可重构密码算法IP核接口电路模型.该模型引入桥芯片和可编程原理,解决了不同密码算法接口位宽不一致的问题.在介绍微控制器和可重构密码算法IP核相关功能的基础上,通过基于双端口存储器和寄存器组接口电路实例,验证了IP核接口电路功能的完备性和普适性.     

基于TMS320C6416T的IP视频电话加密引擎

采用DSP处理器TMS320C6416T,基于AES分组密码算法和SPI总线实现IP视频电话加密通信。设计了系统硬件结构,选择了合理的加密算法和加密方式,提出了高效的通信机制和数据格式,分析了软硬件设计关键环节。     

一种重构型数据加密卡的硬件设计与实现

本文提出了一种基于PCI总线的重构型密码卡硬件设计方案,并对加密卡的重要模块进行了实现,该方案采用可重构计算技术,实现了密码模块的现场重构,降低了密码暴露风险,提高加密卡的自身安全性。     

基于1553B总线的IP网络设计与实现

为了提高MIL-STD-1553B总线的灵活性、可扩展性等,以个人计算机为硬件平台,在Linux操作系统2.6内核下对TCP/IP网络协议以及PCI网络设备驱动模型进行了研究,设计并实现了基于1553B协议的TCP/IP网络。1553B总线终端采用DDC公司的BU61580芯片,以PLX公司的PCI 9052为PCI总线接口芯片,设计并开发了具有PCI接口的1553B总线接口卡。采取开发网络设备驱动的方式在接口卡上实现了网络层数据包的传输和路由,使得基于TCP/IP协议的应用程序可以透明的运行于1553B接口卡上。     

功耗分析仿真软件设计与实现

设计并自主开发一个功耗分析仿真软件,完成对硬件描述语言实现的密码算法IP核进行功耗仿真分析。用软件仿真功耗分析攻击,可以在嵌入式加密芯片的设计阶段评估设计方案和抗功耗分析攻击的性能,提高工作效率,降低开发时间和成本,具有很高的实用价值。该软件已经实现了几种常用密码算法及其改进后加密算法的一阶功耗分析和高阶功耗分析功能。经测试得到的仿真结果与理论分析出来的攻击结果相符合,实现了本软件的设计目标。     

一种低硬件开销的高级加密标准设计

在智能卡、PDA等便携式设备中,希望使用面积小的密码芯片。通过对AES算法进行结构优化,有效地减小了硬件实现时的开销。使用Verilog HDL语言设计并在Altera APEX20K器件中验证通过,设计集成了加密／解密模式及所有3种密钥长度,为进一步的VLSI实现提供了FPGA原形验证。     

防止差分功耗分析攻击的软件掩码方案

以差分功耗分析（DPA）为代表的旁路攻击对包含AES算法的加密设备构成了极大威胁,目前关于防御DPA的方法研究主要针对硬件加密电路,对软件加密系统研究不足。提出一种引入掩码矩阵的软件防护方案,对智能卡加密算法运行过程中每个可能泄漏的中间值添加随机掩码,并对掩码矩阵采取动态更新策略以提高效率,实验结果表明,提出的方案具有抵抗差分功耗攻击的能力,同时效率相较于未采用动态更新的方案提高了将近1倍,该方案设计简单且易于实现,从而为智能卡的安全设计提供参考。     

基于Linux主机身份验证系统的研究与实现

分析了Linux启动部分的工作原理和机制,以及计算机硬件加密卡的特点,在此基础上通过修改内核源代码,结合计算机硬件加密卡,实施基于策略的强制访问控制,实现了一个基于Linux2．6．x内核的主机身份验证系统。     

一种应用于IC卡数据加密的Rijndael改进算法

经对Rijndael算法研究发现,其密文长度通常大于明文长度,且运算时间复杂度较高,不便于对IC卡的数据进行加密。按照IC卡数据加密的实际需求,提出了一种基于Rijndael算法的改进算法。改进的新算法通过用动态密码对明文修补,实现密文与明文的长度相同;通过改进密鈅扩展算法,保障新算法安全;通过减少加密轮次,降低其时间复杂度,从而使其在IC卡数据加密系统中的应用可行。