一种用于16位流水线ADC的多比特子DAC电容失配校准方法

多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit.     

一种基于电容匹配算法的低噪声SAR ADC设计

设计了一个12位,采样速率为120 kS/s的SAR ADC。提出了一种12位精度下,能在电容面积和精度之间进行折中的算法,使得电容的整体面积、速度和功耗达到优化。通过对比较器的设计,解决了在噪声环境下,影响比较器性能的电荷注入、带宽、转换速度等问题。在0.35 μm 2P5M CMOS工艺下进行了流片,测试结果表明,设计的SAR ADC的DNL和INL均小于±1 LSB,功耗为1.5 mW。     

基于新型SAR ADC电容阵列的RFID温度传感器

为了减小温度传感器的功耗,提升温度传感器在无源超高频射频识别(Radio Frequency Identification,RFID)领域中的应用,对其中逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)电容...     

一种基于分段冗余电容阵列的高速SAR ADC

高速中等精度的模数转换器是通信系统中重要的组成部分。本文提出了一种基于分段冗余电容阵列的高速逐次逼近型模数转换器（SAR ADC）设计方案。该设计方案通过引入分段冗余电容阵列,在降低了面积和功耗的同时,克服了高速采样下,DAC不完全建立对ADC性能的影响。所设计的两级动态比较器,通过噪声分析可知,在满足高速性能的前提下,提高了ADC的精度。基于SMIC55nm CMOS工艺,本文实现了一种12-bit 100-MS/s的SAR ADC。在1.2V电源电压和100MS/s的采样频率,差分输入接近满摆幅下,前仿真结果为SNDR为73.27dB,ENOB可达11.87bit。     

一种18位SAR ADC的设计实现

本文对逐次逼近型模数转换器（SARADC）的结构进行了介绍,并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法,并运用比较器自动失调校准技术,实现了高性能SARADC的设计。仿真结果表明该设计在120ksps的采样率下精度可达18位。     

一种ADC中采用的开关电容比较器的设计

文章介绍了一款模数转换器中采用高精度开关电容结构的比较器电路的设计。该电路采用3阶放大结构,具有低失调、低功耗、精度高、易于扩展等优点。文中详细介绍了开关电容比较器的基本工作原理,分析了电路误差的产生机理,在此基础上提出了为减小失调和误差、进一步改善电路性能而采取的抑制开关电容比较器电荷注入和时钟馈通效应提高精度的具体措施。电路设计基于中微晶圆0．6μm N-WELL DPDM CMOS工艺。并使用HSPICE软件进行仿真,整个电路通过流片验证,电路参数达到设计指标,满足使用要求。     

一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40 nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5 LSB和0.5 LSB降低到0.33 LSB和0.25 LSB,SFDR在整个Nyquist带宽内均大于70 dB。     

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。     

一种用于SAR ADC开关电容比较器的失调消除技术

论文阐述了一种用于逐次逼近ADC开关电容比较器的失调消除技术。采用预放大加再生锁存的比较结构,基于0.18μm 1P5M CMOS工艺设计实现了一种伪差分比较器。通过采用前级预放大器输入失调消除技术以及低失调再生锁存技术进行设计,整个比较器的输入失调电压小于0.55mV。通过采用预放大加再生锁存的比较模式,整个比较器的功耗有效减小,不足0.09mW。在电源电压为1.8V、ADC采样速率为200kS/s、时钟频率为3MHz的情况下,比较器能达到13位的转换精度。最后,通过设计讨论、后仿真分析及其在一种10位200kS/s的触摸屏SAR ADC中的成功应用验证了本文比较器的实用性和优越性。     

一种ΣΔ音频DAC的设计

设计了一种用于移动通信终端的13bit,8kHz采样的ΣΔDAC。数字部分的ΣΔ调制器只用了2个加法器实现,占用芯片面积很小。通过直接驱动D类功放,芯片最大输出功率为98mW。仿真表明功放输出效率为86.2%,最大信噪比为80dB。     

An ultra low-power DAC with fixed output common mode voltage

A novel structure of Capacitive Digital to Analog Converters (CDAC) for Successive Approximation Register Analog to Digital Converters (SAR ADC) is presented. In this CDAC, a number of pre-charged capacitors are placed in different series configurations to produce a desired voltage level. Therefore, given an input code, a series configuration of the capacitors is created to produce a voltage. Current is drawn from the supply voltage only in one step of the ADC conversion to reduce the power consumption. Therefore, the proposed CDAC consumes a fixed and small amount of power regardless of the input code. The output common mode voltage (V_cm) of the DAC remains fixed for all the digital codes. This feature helps a lot to improve the linearity of a typical SAR ADC and reduce the power consumption of comparator. The layout of the proposed DAC is very simple and easy to extend in contrast to the binary weighted CDACs where the layout needs lots of care and time. Several Monte-Carlo and Post-Layout simulations using CMOS 0.18 μm technology prove the benefits of the proposed CDAC. The proposed CDAC reduces the power consumption by 99.8% while enhances the speed and linearity of the comparator in a SAR ADC.     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

高速高精度SAR ADC电容电压系数校正

基于XFAB工艺参数,设计了一种不受电容电压系数影响的高速高精度SAR ADC。在理论上定性分析了电容电压系数对高速高精度SAR ADC的影响,并使用Matlab进行定量分析。分析结果表明,1阶与2阶电容电压系数对ADC性能的影响具有不同的特点。针对1阶电容电压系数,使用改进的分裂电容结构进行消除;针对2阶电容电压系数,使用分段数字补偿来进行校正。校正完成以后,电容电压系数引起的非线性误差可以从±11.7 LSB降到±0.5 LSB以下,无杂散动态范围可以提高10 dB以上。     

Design considerations of calibration DAC in self-calibrated SAR A/D converters

A capacitive calibration digital-to-analog converter (CDAC) is commonly used to reduce the mismatch-induced linearity errors for successive approximation register (SAR) analog-to-digital converters (ADC) employing capacitor arrays. There are complicated design considerations in determining the number of bits, the unit capacitor value and even the parasitic capacitors of the CDAC, as these factors affect or are determined by the achievable ADC resolution, the main DAC's capacitance, and the main DAC unit capacitance value, etc. This paper is the first to present a systematic analysis on these relationships. The analysis is validated by behavioral and circuit simulation results.     

An 8 bit, 100 kS/s,switch-capacitor DAC SAR ADC for RFID applications

An 8 bit switch-capacitor DAC successive approximation analog to digital converter (SAR-ADC) for sensor-RFID application is presented in this paper. To achieve minimum chip area, maximum simplicity is imposed on capacitive DAC; replacing capacitor bank with only a one switch-capacitor circuit. The regulated dynamic current mirror (RDCM) design is introduced to provide stabilized current. This invariable current from RDCM, charging or discharging the only capacitor in circuit is controlled by pulse width modulated signal to realize switch capacitor DAC. The switch control scheme is built using basic AND gates to generate the control signals for RDCM. Only one capacitor and reduced transistor count in digital part reduces the silicon area occupied by the ADC to only 0.0098 mm². The converter, designed in GPDK 90 nm CMOS, exhibits maximum sampling frequency of 100 kHz & consumes 6.75 µW at 1 V supply. Calculated signal to noise and distortion ratio (SNDR) at 1 V supply and 100 kS/s is 48.68 dB which relates to ENOB of 7.79 bits. The peak values of differential and integral nonlinearity are found to be +0.70/−0.89 LSB and +1.40/−0.10 LSB respectively. Evaluated figure of merit (FOM) is 3.87×10²⁰, which show that the proposed ADC acquires minimal silicon area and has sufficiently low power consumption compared to its counterparts in RFID applications.     

一种可校正的12位C2C电容阵列混合结构SAR ADC

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84 μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。     

基于混合编码 DAC的低功耗 SAR ADC设计

设计了一种基于混合编码DAC的低功耗SAR ADC ．其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术．采用GF（Global Foundry）0．35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在－0．6～0．4 LSB区间范围内,DNL在－0．2～0．7 LSB区间范围内,SNDR为54．13 dB ,有效位为8．7位．整个电路的功耗为537．9μW ．     

一种多通道、高精度A/D、D/A转换电路的设计与实现

本文介绍了一种用于主、被动雷达导引头信息处理系统的多通道、高精度A、D、D认转换电路。在分析电路需求的基础上，给出了电路的系统结构设计，详细说明了工作及控制过程。     

具有ADC和DAC的MP3解码器

介绍了MP3解码器的特性、工作原理和应用电路。针对MP3解码器高精度和低功耗的技术要求，在片内使用一个新型32位浮点DSP核和高效率电源管理技术。