电荷再分配DAC级间耦合电容值的优化设计

介绍了多级耦合结构高分辨率电荷再分配DAC级间耦合电容值的设计方法。重点讨论了如何根据寄生电容值,对耦合电容值进行优化。将该方法应用到一个16位电荷再分配逐次逼近A/D转换器的设计中。通过Cadence环境下的Spectre仿真工具进行仿真,验证了该方法的正确性。     

一种新颖的T型D/A电容网络的设计

为了克服权电容网络D／A转换器中电容容值相差悬殊的缺点．设计了一种新颖的T型电容网络D／A转换器。相比前者．电容器的电容量相差很小。     

电荷再分配SAR ADC低能耗电容阵列Matlab模型

为了减小SAR ADC的功耗和面积,结合SAR ADC无源元件的匹配理论,采用理论分析推导及Matlab建模验证的方式,针对多种电荷再分配型SAR ADC,对其中电容阵列的能量损耗进行比较和讨论.在分析传统电荷再分配结构以及近期文献提出的两种低能耗结构(电容拆分结构和两步式结构)的基础上,提出一种结合双端采样和单位电容缩放的新型转换结构,与其他几种结构相比较,该新型结构在能耗和面积上都得到了显著优化,并且工艺实现也非常方便,适合低功耗片上系统的应用.     

一种基于电流输出DAC的逐次逼近A/D转换器

设计了一种12位逐次逼近A/D转换器.该A/D转换器具有四种信号输入范围,利用电阻网络使不同量程的模拟输入与内部DAC输出范围保持一致,从而使用相同的比较器和基准实现对不同范围输入信号的A/D转换;采用一种新型分段电流源结构,利用电流信号实现内部DAC及逐次比较功能.该电路采用2 μm LC2MOS工艺实现,其积分线性误差(INL)和微分线性误差(DNL)均为±1/2 LSB,最大转换时间为12 μs.     

高性能电容传感器检测系统(上)

本文介绍了一种基于交流测量法的电容传感器检测系统及其设计方法.     

DTMF编解码芯片的研究

DTMF（Dual-Tone MultiFrequency）是有线电话中的拨号方式。它比脉冲拨号方式速度快、可靠性高，因此被广泛应用于自动电话拨号中。文章介绍了DTMF编解码的原理。并介绍了一种DTMF编解码芯片的设计方法。经过Spectmverilog仿真验证．达到设计要求。     

高分辨率流水线A/D转换器采样电容优化研究

讨论了流水线A／D转换器的工作原理，定量分析了开关电容增益块中最重要的两个热噪声源：采样开关和放大器的热噪声。以此为基础，提出了使功耗最小化的采样电容选择方法，以及在简单模型下的取值。在对A／D转换器进行功耗优化时，分析结果对选择采样电容和每级分辨率具有指导意义。     

14位流水线A/D转换器采样电容值的优化

针对14位流水线A/D转换器中各级采样电容值的优化问题,提出了在系统模型中加入热噪声模型的方法。在14位流水线A/D转换器结构下,通过系统级仿真,得出采样保持放大器(SHA)的采样电容Cs必须大于10 pF,第一级余数放大器的采样电容必须大于2 pF,才能使有限的采样电容引起系统信噪比的衰减小于1 dB的结论。     

宽电压A/D、D/A转换器用BiCMOS工艺技术研究

研究和开发了一种用于宽电压A/D、D/A转换器的BiCMOS工艺。利用相关晶体管原理和公式,计算出工艺参数,再用TSUPREM4和MEDICI软件,进行工艺和器件仿真,得出精确的工艺参数。流片后对所有器件进行了测试,结果表明,开发的工艺完全符合设计要求。用此工艺制造的A/D、D/A转换器产品,其性能符合设计指标。     

一种新型二分电容DAC的设计

为了进一步减小电容阵列DAC占用的面积,提出了一种可用于SAR ADCs的二分电容阵列(三段电容阵列,T-SC)结构。与传统二段电容阵列相比,提出的二分电容阵列在不增加对电容匹配性要求的前提下,减少了芯片面积。在理论上分析了该结构的电容失配和寄生效应,归纳提出了一种计算电容阵列DAC DNL的简易公式。Matlab仿真结果与理论分析有较好的一致性,三段电容阵列结构能够实现较好的二进制权重特性;根据提出的计算DNL的简易公式进行参数设计,仿真DNL标准偏差为0.51 LSB,与理论计算0.5 LSB相差0.01 LSB。     

Switching Schemes for Reducing Capacitor Mismatch Sensitivity of Quasi-Passive Cyclic DAC

An alternately complementary switching is proposed to reduce the quasi-passive cyclic DAC error caused by capacitor mismatch, and a hybrid switching is adopted to further enhance its accuracy. With 1.1% moderate capacitor mismatch, the achievable effective number of bits is as high as 15. It is shown that a three-fold improvement in accuracy can be fulfilled by the proposed hybrid switching. Since the DAC owns better immunity to process variations, smaller capacitors can be utilized to diminish both chip cost and power consumption.      

电容投切开关动态响应分析与实验

电容器投切开关的动态响应时间是动态无功补偿装置的一个重要性能指标,对补偿的效果有很大影响。文中对基于固态继电器的电容投切开关的动态响应时间进行了理论分析,并通过实验证明其正确性,为无功补偿装置的选型提供参考,有实际应用意义。     

基于增量式更新带权差别集合的属性约简算法

在面向差别矩阵的约简算法思想的基础上,定义一种新的带权差别集合(WDS)模型,并提出了高效更新带权差别集合的算法,分析了该更新算法的时间和空间复杂度.随后,基于快速更新带权差别集合算法,提出一种增量式属性约简方法.当有新的数据对象被加入决策表,可有效提高属性约简的效率.理论分析和实验结果表明该算法适用于大数据集的约简.     

电容充电电路的能量效率分析

本文结合RC电路和RLC串联电路,讨论了电容充电电路的能量效率。对RC电路,分析了采用指数型电压源进行充电的能量效率。对RLC串联电路,讨论了各种响应特性下进行充电的能量效率,并指出如果利用电路的欠阻尼响应特性,可以大幅提高充电的能量效率。本文的讨论对“电路”课程的教学具有一定的参考价值。     

500-MS/s 5-bit ADC in 65-nm CMOS With Split Capacitor Array DAC

A 500-MS/s 5-bit ADC for UWB applications has been fabricated in a 65-nm CMOS technology using no analog-specific processing options. The time-interleaved successive approximation register (SAR) architecture has been chosen due to its simplicity versus flash and its amenability to scaled technologies versus pipelined, which relies on operational amplifiers. Six time-interleaved channels are used, sharing a single clock operating at the composite sampling rate. Each channel has a split capacitor array that reduces switching energy, increases speed, and has similar INL and decreased DNL, as compared to a conventional binary-weighted array. A variable delay line adjusts the instant of latch strobing to reduce preamplifier currents. The ADC achieves Nyquist performance, with an SNDR of 27.8 and 26.1 dB for 3.3and 239 MHz inputs, respectively. The total active area is 0.9mm², and the ADC consumes 6 mW from a 1.2-V supply     

SC电路混合分析的一种方法

本文提出了ＳＣ电路混合分析的一种方法，此法特别适合于计算机辅助电路分析，并且所推导的ＳＣ电路混合议程与状态议程有着紧密的联系，由此可方便地求得ＳＣ电路的频域传递函数。     

钽电容器和独石电容器应用中的失效分析

通过对钽电容器和多层独石瓷介电容器的几个失效分析实例,得出以下结论：（1）钽电容器使用中常见的失效现象是焊接不当,导致内部焊锡流动引起短路失效,应引起起装机工作人员高度重视;（2）通过分立元器件的解剖方法结合详细的测试分析,找出独石瓷介电容器内部的质量问题在于介质中的缺陷,导致电极材料局部突起,以至发生离子迁移或短路失效。     

BIST scheme for DAC testing

A low-cost, built-in self-test (BIST) scheme for a digital-to-analogue converter (DAC) is presented. The basic idea is to convert the DAC output voltages corresponding to different input codes into different oscillation frequencies through a voltage controlled oscillator (VCO), and further transfer these frequencies to different digital codes using a counter. According to the input and output codes, performances of a DAC, such as offset error, gain error, differential nonlinearity (DNL), integral nonlinearity (INL), could be effectively detected by simply using digital circuits rather than complex analogue ones. In addition, the annoying DAC output noise could be naturally filtered out by this BIST method