一种低功耗嵌入式14位400MHz数模转换器

设计了一个14位刷新频率达400MHz,用于高速频率合成器的低功耗嵌入式数模转换器。该数模转换器采用5+4+5分段式编码结构,其电流源控制开关输出驱动级采用归零编码以提高DAC动态特性。该数模转换器核采用0.18μm1P6M混合信号CMOS工艺实现,整个模块面积仅为1.1mm×0.87mm。测试结果表明,该DAC模块的微分非线性误差是-0.9～+0.5LSB,积分非线性误差是-1.4～+1.3LSB,在400MHz工作频率下,输出信号频率为80MHz时的无杂散动态范围为76.47dB,并且功耗仅为107.2mW。     

10比特200Msps电流舵DAC的设计

实现了一款10比特200Msps采样速度的数模转换器。该数模转换器采用了8+2的分段结构,高8位比特使用温度码设计。文中详细分析了CMOS工艺下匹配问题,采取一定措施提高匹配性。该数模转换器采用3.3V供电电压,摆幅为2Vpp,提高了系统的抗干扰能力。在200Msps采样率下,后仿真结果可达到INL小于0.34LSB,DNL小于0.05LSB,有效比特数为9.9,SNDR达到61.7dB,SFDR为75.3dB。该DAC采用SMIC180nm CMOS工艺设计,整体面积为800*800μm2。     

新型双声道音频Σ-ΔDAC小面积插值滤波器的设计实现

该文提出了一种新型双声道音频Σ-Δ数模转换器(DAC)小面积插值滤波器设计方法。该方法采用左右两个声道复用一个插值滤波器的新型结构,并利用存储器实现第1级半带滤波器,从而降低芯片的实现面积。提出重新排序方法,保证复用后两个声道的同步。设计在TSMC 0.18μm 1.8 V/3.3 V 1P5M CMOS工艺上实现,测试信噪比为106 dB,数字部分芯片的面积仅为0.198 mm2,功耗为0.65 mW。这种设计方法降低了Σ-ΔDAC系统中数字部分的面积和功耗,给模拟部分留有较大的设计裕量,这对模数混合系统的设计具有重要的意义。     

用于音频增强的DAC技术

典型的音频数模转换器包括４个相互独立的处理单元。一个内插式滤波器用来滤除输入音频数据的通带外映像，内插数据经Σ－Δ调制器转换成适合于进一步转换成模拟信号的数字比特流。数字比特流通过DAC输入模拟滤波器从而准确重现音频信号。最初的基于Σ－Δ转换的音频DAC以１bit设计占优势，其原因是由于仅仅需要处理２个电平，故在还原成DAC电平时产生的误差只反映在增益与不均匀性上，这并不影响整个系统的线性及噪声性能。正因为只产生２个电平，所以音频信号量化十分粗糙，输出信号中大部分成分是噪声而须滤波器滤除。然而，对于１bi…     

一种用于音频系统单环多比特△∑ D/A的设计

在1.8 V电压下,使用UMC 0.18 μm混合信号工艺,设计实现了一个用于音频系统的19位20 kHz数模转换器(DAC),其中包括了一个单环多比特△∑调制器和一个用于平滑效果的开关电容滤波器(SCF);仿真结果表明,在64倍过采样率、5 bit信号量化时,DAC能够实现17.22 bit的转换精度,模拟电路部分功耗只有6.9 mW,考虑到数字部分,功耗和品质因素(FOM)值P/(2 × BW×2ENOB)≤3 pJ/step;芯片版图面积约为1.4 mm × 1.6mm.     

一种13位400 kHz 11 mW Σ-Δ模拟/数字转换器

设计了应用于低中频GSM接收机的三阶单环单比特结构Σ-Δ A/D转换器。调制器采用全差分开关电容积分器实现。仿真结果显示,在工作电压为3 V、信号带宽200 kHz、0.35μm CMOS工艺的条件下,过采样率选择为64,信号/噪声失真比(SNDR)达到85 dB,功耗不超过11mW。     

一种高性能多位量化Σ-Δ调制器的设计

实现了一种适用于信号检测的低功耗Σ-Δ调制器。调制器采用2阶3位量化器结构,并使用数据加权平均算法降低多位DAC产生的非线性。调制器采用TSMC 0.18μm混合信号CMOS工艺实现。该调制器工作于1.8V电源电压,在50kHz信号带宽和12.8MHz采样频率下,整体功耗为3mW,整体版图尺寸为1.25mm×1.15mm。后仿真结果显示,在电容随机失配5‰的情况下,该调制器可以达到91.4dB的信噪失真比(SNDR)和93.6dB的动态范围(DR)。     

基于FPGA的高性能DAC芯片测试与研究

介绍了一种基于现场可编程门阵列（FPGA,field programmable gate array）的高性能数模转换器（DAC,digital to analog converter）性能参数的回路测试方法。以FPGA、DAC和模数转换器（ADC,analog to digital converter）等元器件为硬件测试平台,将待测数字信号转换成模拟信号再转换成数字信号,经过Matlab计算和分析后得到DAC芯片的静态特性参数和动态特性参数。其中失调误差为0.036%,增益误差为3.63%,信号噪声比为58 dB,信号噪声及失真比为57.75 dB,无杂散动态范围为62.84 dB,有效位数为9.3。测试结果表明：测试方法通用性好,精确度高,成本低。     

多通道 １４ 位 １２５ＭＳＰＳ 流水线型 ＡＤＣ 设计

针对通信系统对多通道、高速、高精度数据转换器国产化的迫切需求,论文设计了一款基于流水线架构的八通道14位125MSPS模数转换器,采用多位量化增益数模单元实现了流水线的第一级子级和最后一级采用4位flash ADC,多位量化较好地抑制了后级电路的噪声和失真衰减。采样保持电路采用采样电容翻转式结构实现。电路采用SMIC 0.18μm CMOS工艺进行设计,测试结果表明,在输入信号频率为70MHz,采样速率为125MHz时,无杂散动态范围为87dB,信噪比为72.5dB,有效位数约为11.75比特。     

基于GaAs HBT工艺的12位1GS/s多奈奎斯特域数模转换器

介绍一种基于1μm GaAs HBT工艺的12位1GS/s多奈奎斯特域数模转换器(DAC)。使用信号归零技术将DAC的有效输出带宽拓展到第三奈奎斯特频域。该DAC在第一至第三奈奎斯特频域内具有平坦的输出功率和较好的SFDR。测试结果表明,与传统DAC相比,多奈奎斯特域DAC在第二奈奎斯特频点附近的输出功率增大37dB,SFDR提高25dB。     

一种应用于中频数字化接收的连续/离散时间混合结构带通Σ-Δ ADC

设计了一种应用于中频数字化接收的基于连续/离散时间混合结构带通Σ-Δ ADC。调制器采用六阶带通多比特量化结构,环路滤波器由两个连续时间谐振器和一个离散时间谐振器组成。采用电容数字校准技术将LC连续时间谐振器和RC连续时间谐振器的谐振频率校准至ADC中心频率f_clk/8。量化器采用3 bit Flash ADC实现。同时,使用数据加权平均算法对反馈DAC单元之间的失配进行校准。整体中频数字化接收机基于0.18 μm SiGe BiCMOS工艺设计。后仿真结果表明,在3.3 V电源电压下,当采样时钟频率f_clk为18 MHz且过采样率为45时,该Σ-Δ ADC消耗21 mW的功耗,在200 kHz的带宽范围内获得89 dB的信噪比和95 dB的无杂散动态范围。     

一种用于多位Δ-Σ数据转换器的动态器件匹配技术电路

分析了两种应用于多位Δ-Σ数据转换器的匹配技术及它们存在的问题,在此基础上分析和设计了一种动态匹配的结构和具体电路。该结构和电路克服前面两种匹配技术存在的问题,使每一个单元DAC用到次数一样,从而使DAC之间的匹配误差调制到高频,同时根据这种结构设计出一种简单的电路,只有一个寄存器和没有输出信号的反馈。最后给出了相应的仿真结果。     

元器件快讯

四通道24位音频DAC芯片PCM4104德州仪器(TI)日前宣布推出一款来自Burr-BrownPro音频产品线的四通道24位音频数模转换器(DAC)芯片PCM4104 ,该器件具有118dB动态范围、-100dB总谐波失真以及高达200kHz的采样频率。PCM4104是一款专门为数字混合控制台、数字效果处理器、多轨录音机、广播工作间设备、环绕音响处理器以及高端A/V接收器等专业音频应用而精心设计的解决方案。PCM4104采用Δ-Σ技术,带有高性能多级调制器与开关电容器输出过滤器。因此带外噪声较低,对系统时钟相位抖动的容错也较高。每个通道都可获得差动电压输出(6.15V…     

一种10bit 200MS/s电流型DAC设计

基于SMIC 0.18μm CMOS工艺,采用了具有电荷抽放技术的电流源结构,以及新型锁存电路产生同步控制信号.设计了一个10位精度的数模转换器(DAC),电源电压为1.8 V,在50负载条件下,DAC满量程输出电流为4mA.当采样频率为200 MHz,输入频率为5 MHz的情况下.满量程功耗为15 mw.微分非线性误差(DNL)为0.25 LSB,积分非线性误差(INL)为0.15 LSB,无杂散动态范围达到79.7 dB.     

一种0.35 μm CMOS高精度Σ-Δ A/D转换器

提出了一种应用于MEMS压力传感器的高精度Σ-Δ A/D转换器。该电路由Σ-Δ调制器和数字抽取滤波器组成。其中,Σ-Δ调制器采用3阶前馈、单环、单比特量化结构。数字抽取滤波器由级联积分梳状(CIC)滤波器、补偿滤波器和半带滤波器(HBF)组成。采用TSMC 0.35 μm CMOS工艺和Matlab模型对电路进行设计与后仿验证。结果表明,该Σ-Δ A/D转换器的过采样比为2 048,信噪比为112.3 dB,精度为18.36 位,带宽为200 Hz,输入采样频率为819.2 kHz,通带波纹系数为±0.01 dB,阻带增益衰减为120 dB,输出动态范围为110.6 dB。     

用于BAN的自校准SAR ADC设计

基于SMIC 0.18 μm CMOS混合信号工艺,设计了一种适用于体局域网(BAN)的自校准逐次逼近型模数转换器(SAR ADC)。基于BAN系统的特点,设计的SAR ADC采用阻容混合型主数模转换器(DAC)及电容型校准DAC等结构。采用误差自校准技术来校准SAR ADC的阻容混合型主DAC的高5位电容失配误差,有效降低了SAR ADC非线性误差。仿真结果表明,自校准SAR ADC获得了±0.3 LSB微分非线性、±1 LSB积分非线性、82.2 dB信噪比等性能特性。设计的SAR ADC具有良好的性能,适合于BAN系统。     

一种单环5阶高精度音频Δ-Σ A/D转换器

采用英飞凌0.11μm CMOS工艺,实现了一种用于音频范围的高精度Δ-ΣA/D转换器。调制器采用1位量化的5阶单环前馈结构,ADC过采样率为256。A/D转换器模拟调制器工作于5V电压,数字滤波器工作于1.2V电压,整体功耗为20.52mW,版图面积3.1mm2。仿真结果显示,设计的A/D转换器在20kHz信号带宽内达到108.9dB的信噪失真比,有效位数为18位。     

采用新型动态器件匹配算法的高速数模转换器

采用5+7的分段方式,设计了一种12位1 GHz电流舵数模转换器(DAC),分析了电流源版图误差对DAC性能的影响。为了抵消DAC版图的梯度失配误差,提出一种新型随机增减动态元件匹配(DEM)算法,并将其加入到高5位温度计码中,以优化DAC的动态性能。基于TSMC 0.18 μm CMOS工艺,完成了整个DAC的电路设计,并与常规DEM算法进行仿真比较,结果显示,在输入数据频率分别为10 MHz和120 MHz时,该DAC的无杂散动态范围(SFDR)分别提升7.2 dB和3.8 dB。     

采用新型动态器件匹配算法的高速数模转换器

采用5+7的分段方式,设计了一种12位1GHz电流舵数模转换器(DAC),分析了电流源版图误差对DAC性能的影响。为了抵消DAC版图的梯度失配误差,提出一种新型随机增减动态元件匹配(DEM)算法,并将其加入到高5位温度计码中,以优化DAC的动态性能。基于TSMC0.18μm CMOS工艺,完成了整个DAC的电路设计,并与常规DEM算法进行仿真比较,结果显示,在输入数据频率分别为10MHz和120MHz时,该DAC的无杂散动态范围(SFDR)分别提升7.2dB和3.8dB。     

一种适用于数字音频的Δ-ΣD/A转换器

设计了一种适于数字音频应用的18位48 kHz Δ-Σ D/A转换器.其内插滤波器采用时分复用和无需乘法器的设计,降低了硬件开销.Δ-Σ调制器采用5阶单环单比特量化结构,经FPGA平台验证,可实现100 dB的带内信噪比.开关电容(SC)重建滤波器采用CSMC 0.6 μm CMOS工艺实现,核心芯片面积为1.73 mm×1.11 mm,在5 V工作电源下,其功耗小于22 mW.