一种基于FPGA实现的FFT结构

本文讨论了一种可在FPGA上实现的FFT结构.该结构采用基于流水线结构和快速并行乘法器的蝶形处理器.乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约.以8点复点FFT为实例设计相应的控制电路.使用VHDL语言完成设计,并综合到FPGA中.从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行.在此基础上易于扩展为大点数FFT运算结构.     

基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.     

基于改进的Booth编码和Wallace树的乘法器优化设计

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm~2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。     

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

基于FPGA的流水线单精度浮点数乘法器设计

针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。     

一种高速模(2~n-2~p-1)乘法器的设计

结合余数系统以及模乘法器本身的特点,一种高速的模(2~n-2~p-1)乘法器被提出。得益于剩余范围的扩展和新型的部分积压缩树的采用,该设计相较于传统的模乘法器在关键路径上减少了一个长度为2n的加法器且避免了此类Booth编码模乘法器中复杂的负数修正问题。在90 nm工艺下的综合结果表明,该模乘(2~n-2~p-1)乘法器相较当前的模(2~n-2~p-1)乘法器有10.4%到49%的延迟性能提升。     

基于跳跃式Wallace树的低功耗32位乘法器

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18 μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。     

利用CORDIC算法在FPGA中实现可参数化的FFT

针对在工业中越来越多的使用到的FFT,本文设计出了一种利用CORDIC算法在FPGA上实现快速FFT的方法。CORDIC实现复数乘法比普通的计算器有结构上的优势,并且采用了循环结构的CORDIC算法大大节约了硬件资源。在FFT的结构上采用了2个16点FFT的计算模块来实现蝶形计算。通过地址控制器和RAM的配合,可以完成8点至2048点的虚部实部均为16位的FFT计算。     

GF(2~m)域椭圆曲线点乘算法安全FPGA设计与实现

点乘算法是椭圆曲线密码体制中决定速度和硬件资源的关键部分。在深入分析混合结构乘法器并在FPGA上实现经典椭圆曲线点乘算法基础上,设计与实现了一种基于NAF编码混合结构乘法器思想的椭圆曲线点乘算法。对实现的点乘算法进行仿真测试和性能评估表明,新设计实现的基于混合结构乘法器的点乘算法在计算速度和资源使用上具有明显优势。     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。     

利用对称性加速实序列FFT的方法及其FPGA实现*

针对工程实践中傅里叶变换的输入序列一般为实序列的情况,充分利用FFT（快速傅里叶变换）奇偶虚实的对称性质,提出了一种实序列FFT的加速算法。将2N点的实序列DFT转换为N点的复序列DFT,并行计算使运算量明显减少;并给出了基于FPGA的硬件实现方法。     

基于FPGA的FFT计算方法研究

由于目前对快速码捕获速度的要求越来越高,而目前使用比较普遍的码捕获方法是基于FFT的快速码捕获.因此开发出一种快速简单实用的FFT计算方法势在必行.利用FPGA的丰富资源以及灵活的IPCore功能,使设计流程大大简化,为实现FFT算法提供了一种方便快捷的方法.仿真和实验结果证明,该方法准确可靠,计算速度快.     

FPGA implementation of a 10 GS/s variable-length FFT for OFDM-based optical communication systems

The transmission rate in current passive optical networks can be increased by employing Orthogonal Frequency Division Multiplexing (OFDM) modulation. The computational kernel of this modulation is the fast Fourier transform (FFT) operator, which has to achieve a very high throughput in order to be used in optical networks. This paper presents the implementation in an FPGA device of a variable-length FFT that can be configured in run-time to compute different FFT lengths between 16 and 1024 points. The FFT reaches a throughput of 10 GS/s in a Virtex-7 485T-3 FPGA device and was used to implement a 20 Gb/s optical OFDM receiver.     

改进的多路基-24 FFT处理器设计

给出一种改进的基-24频域抽取FFT算法,基于该算法和SDF结构,提出改进的多路基-24 FFT处理器结构,通过复用常复系数乘法器,减少硬件消耗并维持吞吐率不变。基于改进结构设计2路256点FFT处理器,在SMIC 0.13 μm工艺下综合、布局和布线后的版图核心面积为1.12 mm2,最高工作频率为100 MHz。     

基于FPGA的成像声纳FFT波束形成器设计

针对成像声纳波束形成器的特点,设计了一种基于FPGA的FF波束形成器.整个系统采用Altera公司的DSP Builder构建,FFT波束形成器采用基2-512点DIT-FF算法,并使用流水线技术、乒乓操作.在Altera StratixII FPGA EP2S90F78414硬件平台上测试,30 MHz系统时钟,在1...     

基于FPGA的高速二维DCT变换的研究与实现

空间科学实验中图像的分辨率不断提高、数据量越来越大,因此需要对图像数据进行星上压缩处理后再进行传输。FPGA具有低功耗、高性能的特点,已普遍应用在卫星的各种有效载荷上,因此可采用FPGA实现图像压缩。基于FPGA的图像压缩算法的核心是DCT变换,而DCT变换中需消耗大量的乘法资源。为了提高图像压缩的效率,同时减少对专用乘法器的依赖,本文就充分利用FPGA中的BRAM与LUT资源,使用改进型的分布式算法、流水结构和乒乓操作,在避免使用乘法器的同时,实现JPEG压缩算法中的DCT变换,具有良好的可移植性。经验证,该方法用于基于FPGA的JPEG图像压缩系统中,相比传统DCT快速算法运算速度显著提高。     

基于CORDIC算法的高速基-4FFT处理器设计

针对目前数字信号处理中对高速傅里叶变换(FFT)的要求,进行了FFT算法研究,采用基-4算法来实现FFT处理器;设计了对称乒乓RAM结构,提高了FFT处理器的连续运算能力和运算速度;采用CORDIC算法代替复数乘法器,用移位加法实现了复数乘法运算,减小了系统资源占用,提高了系统速度,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度;采用AL-TERA公司FPGA进行了验证,仿真结果表明该FFT处理器最大工作频率可达168.86 MHz,能满足高速实时处理的要求。     

基于RS码的可重构有限域乘法器的设计与实现

为了提高伽罗华有限域乘法器的通用性,降低实现的复杂度,采用自然基算法,用简单的逻辑门电路实现乘法运算过程。提出可重构的迭代计算结构,能满足域长m为3～8的乘法器,并用FPGA实现。结果表明,可重构有限域乘法器能够满足多种标准RS码的乘法运算的需要。