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LS波段集成锁相频率源设计 总被引:1,自引:0,他引:1
集成锁相源是通信设备至关重要的部件。本文叙述集成锁相源的原理,关键技术及设计过程。并应用MOTOROLA大规模锁相环集成电路,采用“脉冲吞食”可变分频技术设计LS波段锁相源,达到很好的指标。 相似文献
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Maxim北京办事处 《无线电工程》2002,32(5):23-27
该文简单介绍了压控振荡器(VCO)的槽路设计方法,并给出了常用的85MHz、190MHz、210MHz压控振荡器的设计实例。 相似文献
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利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm. 相似文献
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采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40~85℃的条件下,该芯片输出频率为137.5~4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景. 相似文献
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本文立题来自于2003年全国大学生电子设计竞赛,题目要求设计一个具有大动态范围(10~35MHz)的自动步进式正弦波产生器,按本文设计方案制作的作品获得第六届全国大学生电子设计竞赛国家级二等奖。 相似文献
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低相位噪声微波锁相频率源设计 总被引:1,自引:0,他引:1
薛华 《信息技术与信息化》2006,(6):105-107
介绍了一种用单片机控制的微波锁相频率源的设计思想、设计方法以及实验测试结果。在对锁相技术(PLL)研究的基础上,从理论上提出了锁相源对参考晶振的指标要求,分析了单片机对输出信号频谱纯度的影响,总结设计中需要注意的几个问题,并提出相应的解决方案,使锁相频率源的性能指标达到最佳状态。 相似文献
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针对DP(Display Port)接口标准,结合锁相环电路系统参数对稳定时间和噪声等方面的影响,研究系统参数值的选取,给出一组性能较优的参数值,采用该组参数可为电荷泵和压控振荡器提供稳定的电流和电压。使用PLLsim软件对环路进行仿真实验。效果较好。 相似文献
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基于DP标准的扩频时钟发生器系统参数研究 总被引:1,自引:0,他引:1
针对DP(DisplayPort) 口标准,结合锁相环电路系统参数对稳定时间和噪声等方面的影响,研究系统参数值的选取,给出一组性能较优的参数值,采用该组参数可为电荷泵和压控振荡器提供稳定的电流和电压.使用PLLsim软件时环路进行仿真实验,效果较好. 相似文献
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