射频拉远模块中软件时钟锁相的实现方法

介绍了一种WCDMA基站时钟锁相的方法,尤其涉及WCDMA领域射频拉远模块中的时钟锁相技术。参考时钟源送到FPGA中做采样处理,CPU根据FPGA中计数结果,动态调整OCXO输出时钟频率。锁相软件完成对FPGA的配置,根据参考时钟源优先级选择输入的参考时钟,设定计数使能和计数步长。软件锁相通过状态机实现对OCXO输出频率的动态控制。实际运用证明,该方法解决了OCXO长期稳定度不好的缺陷,并解决了射频拉远模块与上一级通信的同步问题。     

一种同播发射机的基准频率源设计

根据同播系统对同播发射机的要求,提出了一种利用GPS秒时钟修正晶体振荡器频率漂移,实现高稳定度基准频率源的方法.该方法根据数字锁相原理,采用CPLD作数字鉴相器,通过测量GPS秒时钟与压控晶体振荡器(VCXO)时钟间的相位差,并将其转变为直流电压控制晶振频率,取得了频率稳定度优于2×10-9的成果,已成功应用于同播发射机中.     

DDS线性调频信号时钟抖动误差分析

直接数字频率合成(DDS)是产生线性调频(LFM)信号常用方法,时钟抖动是影响其信号质量的因素之一.从时域出发,建立了由时钟抖动引起的DDS输出误差模型,推导出了抖动引起的LFM信号信噪比理论预测公式.分析指出随着时钟频率的提高,时钟抖动对信噪比的影响更加明显;当时钟抖动低于10 ps时,信噪比对时钟抖动的变化更为敏感.针对给定的信噪比要求和确知的LFM信号,给出了时钟抖动的限定公式,设计者可据此选择恰当的时钟源.最后,通过实验验证了理论推导的正确性.     

3mm锁相源研究及系统应用

采用双环数字锁相方式完成3mm波锁相源研究,并成功应用于国内第一套“95GHz毫米波干涉仪”测速系统。提出了一种新的毫米波双环锁相源相位噪声估测方法。实验结果表明:该毫米波锁相源工作在95GHz时,输出功率大于10mW,相位噪声达到-59dBc/Hz@10kHz,在-10℃~ 45℃温度范围内的频率稳定度为1.2×10-6,完全满足测速系统对毫米波发射源的高稳定、高精确度技术要求。     

利用ADF4113设计数字锁相式频率源

该文介绍了AD公司的ADF4113频率综合器芯片,应用AD公司的ADI SimPLL软件进行仿真,设计出L频段数字锁相式频率源,解决了在调试中遇到的关键问题,最终实现的电路具有良好性能指标。     

MEMS陀螺仪零偏温度特性分析及性能优化北大核心

零偏温度漂移是MEMS陀螺仪主要误差源之一,对MEMS陀螺仪零偏温度漂移误差源进行了分析。检测电路中延时相位的漂移是引起MEMS陀螺仪零偏温度漂移的主要原因。自时钟技术基于锁相环原理,将MEMS陀螺仪的驱动频率作为锁相环参考频率。陀螺仪检测电路的系统时钟频率跟随MEMS陀螺仪驱动频率而变化,两者始终保持固定的比例关系,最大限度地消除了延时相位变化。使用自时钟技术,将MEMS陀螺仪零偏温度漂移减小为原来的2%。     

基于FPGA的高性能全数字锁相环设计与实现

本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法,在锁相环输入频率未知的情况下,实现锁相锁频功能.本文从全数字锁相环的基本实现方式入手,进行改进,并使用VHDL语言建模,使用FPGA进行验证.     

一种电力专用SOC的低功耗小面积ADPLL设计

智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟.设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL).该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2～2.6 GHz的调节范围.通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字.仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60 μm×60 μm,功耗为1 mW左右.     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

使用FIFO完成数据传输与同步(上)

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIF0.使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(1atency)会增加延迟并降低传输效率.因此时钟域之间传递数据最常用的方法是使用FIF0.异步FIF0的运作(operation)方法是:数据从一个时钟域写入FIF0,该数据从另一个时钟域自FIF0读出.本文讨论两种异步FIF0的设计技巧:1、比较同步指针;2、比较异步指针.     

非理想DDS输出信号分析及滤波处理

直接数字频率合成(DDS)技术广泛应用于可变时钟发生电路中,文中介绍了直接数字频率合成(DDS)技术的基本原理和非理想情况下DDS输出频谱结构,然后分析了工程实际中杂散对时钟信号的影响,最后解释了以滤波器和锁相环(PLL)改善输出时钟信号质量的原理,并给出了实验结果。     

基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计.基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略.芯片经TSMC 0.18 μmCMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求.     

基于InP DHBT工艺的6 bit DAC设计与实现

基于InP双异质结双极晶体管(DHBT)工艺设计并实现了一款6 bit高速数模转换器(DAC)芯片,该InP工艺DHBT器件的电流增益截止频率大于200 GHz,最高振荡频率大于285 GHz.DAC芯片采用R-2R梯形电阻电流舵结构,输入级采用缓冲预放大器结构,实现输入缓冲及足够高的增益;D触发器单元采用采样/保持两级锁存拓扑结构实现接收数据的时钟同步;采用开关电流源单元及R-2R电阻单元,减小芯片体积,实现高速采样.该DAC最终尺寸为4.5 mmX3.5 mm,功耗为3.5W.实测结果表明,该DAC可以很好地实现10 GHz采样时钟下的斜坡输出,微分非线性为+0.4/-0.24 LSB,积分非线性为+0.61/-0.64 LSB.     

基于ADF4350锁相频率合成器的频率源设计与实现

介绍了ADF4350锁相频率合成器的内部结构,在此基础上,分析和探讨了ADF4350锁相频率合成器的基本原理和工作特性.结合ADF4350的工作特性,给出了一种用AVR单片机控制ADF4350锁相频率合成器的频率源设计方法.对于环路滤波器,运用ADIsimPLL软件进行仿真和设计.通过对锁相环硬件电路的调试和编写相关单片机控制程序,实现了一个性能较好的频率源.     

四阶锁相跳频源环路参数的准确设计与仿真

锁相跳频源以其自身的性能优点,已经成为现代微波频率源的主要设计方案。针对目前流行的电荷泵锁相频率合成器芯片,提出一种根据环路带宽、相位裕量、鉴相频率泄漏抑制度等环路参数推导出的三阶环路滤波器准确设计方法,并给出了仿真流程。最后,用ADS软件仿真了一个S波段的锁相跳频源,验证了此方法的准确性。     

多路低相差输出捷变频率源的设计与实现

提出了一种多路低相差输出捷变频率源的设计方案,给出了系统原理框图、软件设计思路及控制流程,实际测试结果表明,十路锁相直接数字频率合成(DDS)模块输出信号间的相差小于±3°,输出跳频时间为17.2μs,相位噪声≤-109dBc/Hz@1kHz。该方案具有控制灵活,相位噪声低,跳频时间短,多路输出信号相差小的优点,同时有很强的实用性和可扩展性。目前该方案己在工程中得到验证,实际使用效果良好。     

一种CCD彩色摄像系统的视频锁相同步系统

介绍一种应用于ＣＣＤ彩色摄像系统的视频锁相同步系统。基于锁相理论的视频锁相同步系统是一个二级锁相环路,包括同步信号发生电路和高频点像素时钟电路。并详细阐述了同步信号发生电路和高频点像素时钟电路的锁相原理及电路。高频点像 时钟电路的外分频电路是由现场可编门阵列实例可编程特必珂得到不同频率的高频点像素时钟。     

锁相介质振荡器

锁相介质振荡器采用锁柏稳频技术将介质振荡器的频率稳定在参考频率上。研制的一种Ｘ波段锁相介质振荡器,得到的性能指标如下：频率８．４４８ＧＨｚ;相位噪声≤ －８０ｄＢＣ／Ｈｚ＠１００ｋＨｚ、≤－１１０ｄＢ／Ｈｚ＠１００ｋＨｚ;输出功率≥１０ｄＢｍ;杂波≤－７５ｄＢｃ、谐波≤－３０ｄＢｃ。     

低相位噪声微波锁相频率源设计

介绍了一种用单片机控制的微波锁相频率源的设计思想、设计方法以及实验测试结果。在对锁相技术（PLL）研究的基础上，从理论上提出了锁相源对参考晶振的指标要求，分析了单片机对输出信号频谱纯度的影响，总结设计中需要注意的几个问题，并提出相应的解决方案，使锁相频率源的性能指标达到最佳状态。     

一种基于FPGA的可编程数字本振生成方法

近年来，随着相关技术的不断发展，基于现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的直接数字频率合成技术（Direct Digital Synthesizer,DDS）已成为目前主流的信号合成技术，广泛应用于雷达、通信、国防等领域。然而，受限于FPGA的系统时钟，合成信号的频率范围有限。为了使合成信号获得更大的频率范围和更高的采样频率，提出一种可编程数字本振生成方法，并将该方法应用于频谱分析仪的数字本振频率合成上。实践证明，该方法能够准确产生需要的可变本振信号，且频率范围不受系统时钟频率限制。