高速数字电路的FPGA实现技巧

高速数字电路是工程设计的一个难点和重点;FPGA和EDA工具提供了实现高速数字电路的资源和技术,把高速数字电路设计与FPGA技术相结合,依靠FPGA芯片和EDA工具所提供的功能来设计高速数字电路,将大大简化高速数字电路的设计难度和工程时间;在FPGA实现高速数字电路的过程中经常遇到的3个问题:时钟偏移、同步器的亚稳态性,以及高速传输接口的处理;在深入理解亚稳态,时钟偏移的产生机理和充分利用FPGA和EDA软件的基础上,可以比较快速地解决以上问题.     

ARINC659总线接口跨时钟的研究与设计

ARINC659总线与机载计算机PCI9054接口设计中因工作时钟不同而出现亚稳态现象。为此,描述亚稳态机理,给出降低亚稳态产生条件,提出采用同步器实现控制信号传递和格雷码+异步FIFO实现数据传输。结合PCI9054接口信号时序,设计总线接口模块,通过Verilog编码实现进行仿真实验。结果表明,异步FIFO解决了ARINC659与PCI9054之间的跨时钟数据传输。     

1553B多路总线接口的FPGA设计

介绍了基于现场可编程门阵列(FPGA)技术的用于1553B通信网络的多路总线接口板(MBI板)的总体设计方案,通过它可实现总线与子系统之间的通信,同时就设计中常遇到的三个问题:时钟延时,时钟偏移,同步器的亚稳态性加以说明且提出了解决方法,并搭建了用于1553B通信网络的多路总线测试平台来对MBI板进行调试.     

FPGA异步时钟设计中的同步策略

FPGA异步时钟设计中如何避免亚稳态的产生是一个必须考虑的问题.本文介绍了FPGA异步时钟设计中容易产生的亚稳态现象及其可能造成的危害,同时根据实践经验给出了解决这些问题的几种同步策略.     

信号跨时钟域问题分析及验证方法研究

航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考。     

基于ATE的FPGA亚稳态的激发与验证

在FPGA电路设计中,信号间常发生跨时钟域的传输,亚稳态问题成为影响系统可靠性的关键因素;目前的测试方法不能满足对亚稳态的测试,如何有效地激发亚稳态及验证亚稳态保护措施的有效性,成为FPGA测试的关键问题;文章详细分析了FPGA中亚稳态产生的根源,基于ATE测试系统,提出了一种有效的多时钟域的测试方法,通过设计输入信号间的时序偏差,激发亚稳态,并验证电路相应的保护措施是否有效;在此基础上,设计了基于ATE的测试系统,调整时钟间隔,成功的激发出亚稳态,并验证了经过两级同步后的电路有效地避免了亚稳态的传播。     

基于FPGA的高速AD动态相位自校准实现

在信号处理系统中,高速AD数据与随路时钟路径传输延时不同,可能导致数据接收絮乱,进而导致信号处理结果不正确。本文基于Xilinx 7系列FPGA和ADS4449芯片,利用FPGA中的IDELAYE2延时调整机制,设计了一种动态相位调整算法,自适应的调整数据与随路时钟的延时,通过采样时钟找到数据窗口的中心,实现通道内14bit数据的对齐,使得AD采集的数据稳定可靠,从而使得后续信号处理成为可能。经过±50℃的高低温实验证明该算法稳定可行。     

异步时钟域的亚稳态问题和同步器

相较纯粹的单一时钟的同步电路设计,设计人员更多遇到的是多时钟域的异步电路设计.因此,异步电路设计在数字电路设计中的重要性不言而喻.本文主要就异步设计中涉及到的亚稳态问题,作简要介绍,并提出常用的解决办法--即同步器的使用.     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。     

亚稳态处理模式和时基对准问题

两个异步单元之间的联接、或是一个信号引入一与之异步的系统时,可能会引起亚稳态而导致故障。用同步器进行延迟是处理亚稳态的一个常见方法犤2犦犤6犦,该法是输出前先进行较长时间的等待。另一个必须提到的方法是“暂停时钟”法犤1犦犤2犦犤3犦犤4犦,即采样用的时钟是可暂停的。该文就这些亚稳态处理方法给出了一个统一的描述,引入了关联性概念来描述系统之间的联接,并提供了自动数字对时这一应用实例。另外,文章还指出选择亚稳态处理方法时应考虑具体应用场合。