一种基于Pentium M的高性能微机设计研究

分析了军事领域中基于迅驰GM移动平台的微机体系结构,从处理器系统总线PSB和DDR接口这两个最基础、最重要的部分进行设计分析,并引入仿真的方法来控制和预防可能发生的问题.给出了系统时钟信号仿真波形和DDR时序图,从仿真结果得出了处理器、北桥和内存的合理布局,从而提高了设计的成功率,保证了整体性能达到设计要求.     

论军事领域中移动微机的体系结构设计

分析了军事领域中基于迅驰GM移动平台的微机体系结构，从处理器系统总线PSB和DDR接口这两个基础、重要的部分进行设计分析，并引入仿真的方法控制和预防可能发生的问题，从而缩短了设计周期、提高了设计的成功率。     

DDR3时序分析与设计

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但其时序的分析与设计实现仍然比较困难。针对某自研处理器及服务器主板设计,简要介绍了DDR3源同步信号传输的基本原理,使用时域信号仿真工具,量化分析了DDR3系统通道中影响时序的主要因素,并对DDR3的写操作时序进行了分析与裕量计算。仿真结果表明,信号占空比失真程度随着信号ODT值的改变和同时开关的I/O数目增加加剧了3%～5%,而串扰引入的时序偏斜可达218ps。     

多核DSP芯片TMS320C6678的DDR3接口设计

多核处理器由于其性能较高,一般用于较复杂的实现功能较多的应用场合,外接高速大容量的DDR3是硬件设计需要解决的关键问题之一。本文以8核DSP芯片TMS320C6678为应用平台,介绍了该处理器外接DDR3的设计方法。文中详细介绍了DDR3的硬件接口设计、稳定参考电源设计、复位和上电时序、针对DDR3的PCB布线设计、DDR3的初始化以及读写DDR3的时序和方法。     

DDR3系统混合建模与协同仿真

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但设计实现高数据率仍然比较困难.针对某自研处理器及服务器主板设计,采用混合建模方法,建立了由芯片I/O、封装、PCB、过孔、连接器和DIMM条组成的DDR3的全通道信号完整性仿真平台,通过频域仿真,比较通道中各种无源组件引入的插损和回损,通过时域仿真,分析各组件对接收眼图的不同影响程度,实现Chip,Package,PCB的协同仿真与设计优化,达到了预期指标.     

基于DDR3系统互联的信号完整性设计

针对DDR3系统互联中信号完整性和时序等问题,以某自研的自主可控计算设备为背景,详细描述了龙芯3A处理器和四片DDR3内存颗粒芯片互联的仿真分析和优化设计方案.分析了IBIS模型的结构和数据信息,介绍了一种快速验证IBIS模型准确性的方案.仿真分析了一种DDR3差分时钟电路共模噪声的控制方法.利用前仿真和后仿真,分析验证了多片DDR3内存颗粒芯片在Fly-By拓扑结构下的时序和信号质量.仿真结果达到了预期目标.     

喜新不厌旧——高性价比939平台选购经验谈

伴随着AM2处理器的上市，曾经辉煌的939处理器已经完成了自己的任务，将要逐渐退出市场。与AM2处理器和DDR2内存相比，Socket 939的处理器与DDR内存还有一定的价格优势。本文将结合性价比、配套设备、超频能力等几方面分析939与AM2处理器，谈谈目前939处理器的选购经验。[编者按]     

金士顿HyperXDDR3—18002GB内存套装

随蓿近期发布的英特尔最新Corei7处理器,对于桌面PC内存的需求已经正式进入DDR3时代。英特尔Corei7965／920处理器分别对应DDR3—1333和DDR3－1066N存规格,可见从数据处理能力和吞吐量上,昔日DDR2内存已经不能满足需要了。     

金士顿AMD联手助推DDR3

随着AMD的AM3处理器和英特尔酷睿i5的上市，DDR3内存已经逐渐升温。最近，金士顿又和AMD联手，将AM3处理器与金士顿的DDR3内存以促销套装的方式进行销售，再一次加速了DDR3内存的普及速度。     

买“新”还是买“旧” 暑期AMD平台迷思

5月份，AMD终于正式发布socket AM2（简称AM2）接口的处理器，产品涵盖了从最高端的双核，到入门级的sempron处理器全系列产品。推出AM2接口的K8处理器对AMD来说意义重大，站在厂商的角度上，产品升级到DDR2平台后，对内无形增加了厂商们的“核心竞争能力”，对外可以说：我们的处理器和竞争对手的产品一样支持高频率、高带宽的DDR2内存。     

利用FPGA实现DDR存储器控制器

DDRSDRAM以双倍的数据速率已成为存储器的主流,但目前广泛应用的微处理器和数字信号处理器并不支持DDRSDRAM。该文介绍一种通用DDRSRAM控制器的设计,以解决目前所存在的微处理器与DDRSDRAM之间的接口问题。     

基于WISHBONE的可兼容存储器控制器设计

随着近年来高速计算机的快速发展，人们对存储器频宽及性能的要求越来越高。作为第2代DDR存储器的DDR2 SDRAM具有高速、低功耗、高密度、高稳定性等特点，在未来的一二年里，它将逐步取代DDR SDRAM而成为内存的主流。尽管DDR2的地位正在不断上升，但DDR仍是当前流行的高速存储器。该文通过对这两种存储器的分析比较，基于WISHBONE总线，提出并实现了一种可兼容DDR与 DDR2存储器的控制器。     

DDR4电路设计及布局布线分析

随着嵌入式应用的性能需求越来越高,DDR的应用越来越广泛。新一代DDR的速率越来越高,电路设计过程中需要考虑的因素也越来越多,信号完整性设计变得越来越重要。且DDR的Debug过程非常繁琐,信号测试变得越来越困难,越来越不准确,而且很难验证。从DDR4实际布局布线出发,介绍了DDR4布局布线方面的部分关键点及注意事项。     

内存技术标准之比较研究

内存从规格,技术,总线带宽等不断更新换代。本文根据已有的内存技术标准,主要介绍了DDR2 SDRAM的基本特征,比较其与DDR技术规范的不同,最后分析了DDR2技术的未来发展。     

DDR SDRAM控制器的设计与实现

DDR SDRAM存储器已经得到广泛的应用。本文详细分析了DDR SDRAM控制器的结构和关键技术，并介绍了基于Altera FPGA的DDR SDRAM控制器实现。我们在深入分析DDR存储控制器工作原理及其内部结构后，直接使用Altera公司提供的IP核，在QuartusⅡ5．0开发环境中调用MegaCore（Altera公司的IPcore），根据具体应用需求进行了DDR SDRAM控制器的设计并加以实现。     

基于Nios Ⅱ的DDR SDRAM控制器的相关技术研究与实现*

在介绍DDR SDRAM工作原理的基础上,提出了一种DDR SDRAM控制器的实现方法。先说明采用SOPC的技术控制DDR工作的方式,并主要解决DDR存储控制器的高频稳定工作的关键问题,再通过软件仿真和硬件下载测试的方式进行验证。     

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法。其中验证方法采用Verilog HDL硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号。开发板上的验证结果表明：DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。     

一种高性能DDR2控制器的设计与实现

DDR2是由JEDEC制定的新一代DDR内存技术标准。本文深入研究了DDR2的特点和规范,设计并实现了一个支持体并发和Openpage调度策略的高性能DDR2控制器。性能评测结果表明,所设计和实现的DDR2控制器能有效提高访存带宽,降低访存延迟。     

DDR源同步接口的设计与时序约束方法

在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍.由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点.结合曙光5000ASIC中的chipsct芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明.