软判决Fano译码算法的FPGA实现

Fano译码算法一般采用软件实现,受制于计算机的结构,译码速度较慢。为大幅度提高译码速度,研究软判决Fano译码算法的全硬件实现方案,即采用AHDL（Ahera硬件描述语言）设计软判决Fano译码译码器,使用FPGA（现场可编程门阵列）予以实现。介绍了总体结构,重点描述构建Fano软判决译码器关键部件——状态机的设计。实测数据表明,在相同时钟频率条件下,软判决Fano译码算法的全硬件实现比软件方案至少快20倍。     

基于FPGA的软判决Viterbi译码实现

根据系统高速、稳定的要求,采用FPGA技术实现了针对(2,1,7)卷积编码的软判决Viterbi译码器.考虑到芯片的速度、面积和功耗,通过对Viterbi译码和前端接口部分设计的若干优化算法进行研究和讨论,选择4bit量化、差分软译码、大回朔深度和最小状态判决准则等方案以保证性能.采用全并行ACS结构和寄存器交换法以提高速度,并且采用分支度量预计算、度量存储溢出控制及对译码器其他部分的优化设计,在保证时序稳定的情况下有效减少了硬件消耗.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

微处理器控制的纠错分组码之软判决译码

软判决译码提供了一种手段,籍以弥补硬判决界距译码的分组误差控制系统与最大似然译码系统之间的性能差距.但是,根据硬件要求,现有的算法似嫌复杂.在误差捕捉译码的基础上,本文提出了一种软判决译码的新算法.以编码增益和译码延迟的折衷为交换条件,该类软判决译码硬件要求较为简单.此外,本文还描述了用微型处理器控制来实现这些算法,并探讨了译码器的性能以及高斯噪声条件下的折衷办法.     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

一种基于FPGA的Viterbi译码器

介绍了一种(2，1，6)删余生成的(3，2，6)卷积码的Viterbi译码器的FPGA实现方法。该译码器基于软判决设计，约束长度为7。在具体实现中采用了全并行的处理方法，提高了译码速率。     

基于前向多层神经网络的分组码译码器设计

把最大相关译码与神经网络神经元的内积特性及吸引域有机地联系起来,连接权决定译码码字,阈值设定决定神经元的纠错范围,从而形成一种可用于硬判决及软判决译码的神经译码器,并在理论上证明了此译码器可在ＤＭＣ信道的纠错能力范围内实现零错误概率硬判决译码,也可实现与最小欧几里德距离译码相当的软判决译码,并能在检错范围内检错。     

Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.     

ATSC DTV系统中TCM编译码器的实现和简化

对ATSC DTV 8 VSB系统调制器中数据处理部分进行分析,给出一种硬件实现方案。采用一个2/3码率的TCM编码器代替ATSC标准中12支路并行的编码器,并自然地插入了同步数据,从而降低了系统复杂度。针对系统中TCM译码器,提出一种可变译码深度的译码方法,简化了系统的控制。结合联合均衡和TCM译码技术,提出多重深度译码的方法,降低了错误传播对判决反馈均衡器的影响,从而提高均衡器的性能。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

一种符合JESD204C协议的并行FEC译码器

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。     

快速生成QAM比特置信度软判决度量的算法

在现代通信系统中,为了保证高的信道解码增益,信道解码器均采用软输入技术。传统的软判决度量大多是基于最小欧氏距离准则生成,该文提出一种基于比特置信度快速生成QAM软判决度量的算法,通过将比特置信度引入到QAM软判决度量的计算中来减少计算的复杂性。相比基于最小欧氏距离的软判决度量生成算法,该文提出的方法在保证信道解码器性能的前提下,减少了生成软判决度量的运算量。应用于中国数字电视地面传输标准DTMB系统的仿真结果表明,该文提出的软判决度量生成算法虽然降低了计算量,但性能几乎没有任何损失,具有良好的性能和可实现性。     

DSD (double soft decision) concatenated FEC scheme in mobilesatellite communication systems

In order to realize a higher-code-gain forward error correction scheme in mobile satellite communication systems, a novel concatenated coding scheme employing soft decision decoding for not only inner codes but also outer codes (double soft decision, or DSD, concatenated forward error correction scheme) is proposed. Soft-decision outer decoding can improve the bit error probability of inner decoded data. In this scheme, likelihood information from an inner Viterbi decoder is used in the decoding of outer codes. A technique using the path memory circuit status 1.0 ratio for likelihood information is proposed, and is shown to be the most reliable even though it requires the simplest hardware among the alternative methods. A computer simulation clarifies that the DSD scheme improves Pe performance to one-third of that of the conventional hard-decision outer decoding. Moreover, to reduce the interleaving delay time in fading channels or inner decoded data of concatenated codes, a parallel forward error correction scheme is proposed     

一种8PSK、16APSK与32APSK软解映射的实现技术

8PSK、16APSK和32APSK是DVB-S2标准中常用的信号调制方式,采用这些高阶调制方式可以充分提高频谱利用率.而在与高效编译码结合时(如LDPC,TPC等),为了提高误码性能,接收端译码往往需要用到接收信号的软信息.以文献[2]为基础,根据信号模型提出了一种新颖实用的软解映射方法.计算机仿真结果表明:在高斯信...     

Critical point for maximum likelihood decoding of linear block codes

In this letter, the SNR value at which the error performance curve of a soft decision maximum likelihood decoder reaches the slope corresponding to the code minimum distance is determined for a random code. Based on this value, referred to as the critical point, new insight about soft bounded distance decoding of random-like codes (and particularly Reed-Solomon codes) is provided.     

A 690-mW 1-Gb/s 1024-b, rate-1/2 low-density parity-check codedecoder

A 1024-b, rate-1/2, soft decision low-density parity-check (LDPC) code decoder has been implemented that matches the coding gain of equivalent turbo codes. The decoder features a parallel architecture that supports a maximum throughput of 1 Gb/s while performing 64 decoder iterations. The parallel architecture enables rapid convergence in the decoding algorithm to be translated into low decoder switching activity resulting in a power dissipation of only 690 mW from a 1.5-V supply     

多阶幻方卷积码的构造及译码

本文结合线性分组码和卷积码,构造出一类信息组长度和约束度都相对较大的多阶幻方卷积码.通过定义一种多维矩阵,进行了状态转移分析,并借助矩阵运算构建出单一结构但却能并行处理的软判决维特比译码器.仿真分析表明,该码类存在大量距离特性优良、高效率的好码,具有获取香农码的良好预期.     

OFDM系统中迭代信道估计和解码研究

该文针对 QPSK调制的 OFDM系统,根据 Turbo码的迭代解码原理,利用其软信息对信道估计的精度进行改进。同时为了防止由于解码器判决不准确造成误差的传播,提出了一种加权迭代估计算法,仿真结果表明,该方法与传统方法相比,能较显著地提高系统的性能。