Viterbi译码器回溯算法实现研究

该文介绍了两种Viterbi译码器回溯译码算法,通过对这两种算法硬件实现结构上的优化,给出了这两种算法的FPGA实现方法,比较了两种实现方法的优缺点。最后将其应用在实际的Viterbi译码器设计上,验证了算法实现的正确性。     

Viterbi译码器的FPGA实现

详细分析了(2,1,6)Viterbi译码器的实现结构,提出了基于模块化并行算法构建Viterbi译码器,并利用Verilog在XilinxISE6.2中进行了建模仿真和综合,实验结果表明采用该结构体系,不仅降低了Viterbi译码器实现的复杂度,而且较好地均衡了面积和速度相互制约的矛盾。     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

一种改进的Canny算法及其仿真验证

为了提升Canny边缘检测的效果,并使之适用于FPGA平台,提出一种改进的Canny算法,并用C语言实现了该算法;将改进的Canny算法定点化处理并使用Verilog HDL语言进行描述,采用一种Matlab与Modelsim联合的仿真方法,进行了FPGA仿真实验,以对改进算法在FPGA上的性能进行评估。实验结果表明改进的算法检得边缘清晰且更细,所采用仿真方法是基于Modelsim平台使用Verilog HDL语言进行的,是一种验证FPGA上图像算法性能的新方法。     

具有信道估计功能的Viterbi软判决译码器的FPGA实现

Viterbi算法在码率和约束度不大的情况下易于硬件实现,而且复杂度不是主要问题。采用基于译码原理实现的算法,通过VHDL对FPGA进行编程,在Xilinx公司的ModelSimde仿真环境下实现了卷积码的Viterbi软判决译码.同时FPGA可根据译码输出反馈在一定限度内估计信道状况,计算得出误比特个数,调整所使用的比特度量表,为信道均衡提供参考,达到适应信道状况变化的目的。另外在FPGA的设计仿真过程中还注意到了寄存器溢出问题。     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

Viterbi译码中的路径度量存储管理

大约束度卷积码的Viterbi译码器硬件复杂度大,限制了其速度。该文分析了Viterbi译码器的结构,从路径度量存储管理着手,合理地组织了存储器结构,简化了ACS和度量存储器之间的接口电路。提高了译码速率,使译码器便于FPGA实现。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

基于FPGA的Viterbi译码的一种实现方法

介绍了一种实现Viterbi译码的方法。以3 bit量化软判决Viterbi译码为例详述了译码过程中的各个关键技术并对部分算法进行了优化设计。运用VHDL语言设计了译码器并在FPGA上得以实现,通过仿真和调试验证了设计的正确性。     

卷积码编码器和Viterbi译码器的FPGA实现

Viterbi译码是对卷积码的一种最大似然译码算法。主要介绍卷积码的Viterbi译码器的FPGA（现场可编程门阵列）实现方案。根据卷积码的特点,设计了用寄存器交换法存储幸存路径的模块,充分利用FPGA触发器资源丰富的优点。同时,为使系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的数据溢出和输出判决部分进行了优化,处理的结果使得系统的性能和效率都有提高。本设计已基于FPGA实现,译码速度快、延时小。     

TD-LTE系统中咬尾卷积码译码器的FPGA实现

在LTE中,为了获得正确无误的数据传输,要采用差错控制编码技术。LTE中是采用Viterbi和Turbo加速器来实现前向纠错。咬尾卷积码保证格形起始和终止于某个相同的状态,它具有不要求传输任何额外比特的优点。本文提出一种在FPGA中实现的咬尾卷积码的Viterbi译码算法,并在Xilinx的XC3S500E芯片上实现了该算法,最后对该算法性能进行了分析。     

卷积编码及Viterbi解码的FPGA实现及应用

卷积码在现代无线通信系统中应用十分广泛,Viterbi译码是最常用的一种对卷积码的译码算法。介绍了卷积编码及Viterbi串行解码的原理及其FPGA的实现。在保证系统性能的前提下讨论了分帧式编解码在实际系统中的应用。     

TETRA数字集群通信系统中Viterbi译码的FPGA设计与实现

根据，IETRA系统的高速和稳定性要求，给出了采用FPGA技术对（2，1，7）删余卷积码Viterbi译码器进行设计的方法，并在考虑到芯片的速度、面积和功耗，同时对Viterbi译码的若干算法进行研究的基础上，给出了选择3bit量化、软判决译码和大回溯深度等方案来保证性能和提高速度．以及采用分支度量存储溢出控制及对译码器其他部分的优化设计来在保证时序稳定、有效减少硬件消耗的具体方法。     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。