基于Altera Stratix的LDPC编译码器的工程实现

实现了一种相对高效的低密度校验码的编码方法,这种基于循环移位矩阵的准循环低密度校验码的设计方法既有较好的性能又有实际应用中可接受的编码复杂度。同时实现了一种高性能、低复杂度的软判决译码算法。这种译码算法较常用的硬判决译码算法性能出色,同时较一般的迭代译码算法的收敛速度快,并且可以部分并行译码,需要的存储量很小,能够大幅度降低低密度校验译码的硬件实现复杂度,具有很大的工程应用价值。     

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。      

一种基于交错行列消息传递的LDPC码改进译码算法

为进一步改善低密度奇偶校验(LDPC)码译码算法的纠错性能,并加快其译码的收敛速度,提出一种基于交错行列消息传递的改进译码算法.该算法通过将动态调度策略译码算法中的残差值思想引入到串行调度译码算法中,使得串行调度译码算法在每次迭代进行消息更新前都会进行一次残差值排序的计算,并对其节点消息原有的固定更新顺序进行重新排序.仿真结果表明:在误码率为10-4时,该改进的译码算法相比于行消息传递算法和列消息传递算法有0.25和0.24 dB的增益;在误码率为10-5时,相比于交错行列消息传递算法有0.13 dB的增益.     

一种改进的LDPC码低复杂度最小和算法

研究了低密度奇偶校验(Low-Density Parity-Check,LDPC)码的单最小值最小和(Single-Minimum Min-Sum,SMMS)算法,为了提高译码性能,在此基础上提出一种信道自适应可配置LDPC码最小和译码(Adaptive Configurable Min-Sum,ACMS)算法。ACMS算法在BP译码时的横向消息迭代更新过程中,LLR次小值用一个基于迭代次数的估算参数与最小值相加来取代,同时根据每次判决时的错误比特个数对不同信噪比下的估算参数进行动态修正。仿真结果表明,ACMS算法整体上提高了译码性能而仅增加少量复杂度。     

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现.仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量.     

一种高性能低复杂度LDPC码编码器设计研究

提出一种基于列差搜索法(Column-Difference Search Algorithm)和迭代填充法(Iterative Filled Algorithm)的准循环LDPC码构造方法,可以设计任意围长和码率的QC-LDPC码(称为CI-LDPC码).利用该码校验矩阵的近似下三角特性,推导出递推编码方法,使得该码编码复杂度与码长成线性关系.仿真结果表明,CI-LDPC码在BER性能上与随机码以及同属QC-LDPC码的Tanner码和Array码相比有明显提高,优于随机码、Tanner码和Array码1.4dB～3.8dB.     

低复杂度校验节点调度的LDPC串行译码算法

置信传播算法（BP）是低密度校验码（LDPC）一种常用的译码算法。为了改善动态调度算法（IDS）在提高BP算法译码性能时复杂度较高的缺陷,提出了一种基于校验节点的串行消息更新策略（Min2-CSBP）。该策略定义了一种基于校验节点的可靠度测度并能近似表征对应的校验节点的可靠程度。可靠度测度仅用于确定消息更新的次序,而在消息更新的计算中仍然采用精确的概率值。每次迭代中对可靠度按升序排序并按此顺序进行消息更新。随后,对Flood算法、CSBP算法、NW-RBP算法及Min2-CSBP算法进行了复杂度对比。仿真结果表明:在使用LDPC短码时,Min2-CSBP算法比Flood算法及CSBP算法显著提高了误码率性能,并减少了迭代次数。      

一种低存储量需求的高效LDPC译码方法

提出了一种高效的低密度奇偶校验码（LDPC）译码方法,相对于传统译码方法,仅需增加少量存储量便能获得接近2 倍的吞吐率增益.本文将修正的最小和算法与分组双向消息传递（STMP）译码算法相结合,提出了基于最小和的分组双向消息传递算法（MS-STMP）,并给出了相应的迭代交叠方案.随后讨论了交叠过程中2 种运算单元对存储器的访问.最后以中国地面数字电视传输（DTTB）标准中使用的一组LDPC 码为例,计算了MS-STMP 算法相对于传统双向消息传递（TPMP）算法的吞吐率增益和额外增加的存储量.计算结果表明,MS-STMP 算法平均增加44%的存储量,而将吞吐率平均提高到1.85 倍,相对于交叠（OMP）算法有明显的优势.     

基于信息截断的低复杂度多进制LDPC码译码器

针对多进制低密度奇偶校验(LDPC)码译码算法实现复杂度较高的问题,基于简化增强串行广义比特翻转译码算法(SES-GBFDA),提出将每个符号的对数似然值截断为有限值进而有效减少存储需求和计算复杂度的译码算法,即截断SES-GBFDA.对于定义在伽罗华域GF(32)上的多进制LDPC码译码器,将基本更新单元的数量由32...     

一种高速LDPC编译码器的设计与实现

分析了基于欧氏几何的LDPC码校验矩阵、生成矩阵的设计方法,讨论了硬件可实现的并行编码器、解码器应具有的结构特点。采用此方法设计了一个长度8176bit、码率3/4的LDPC码。该码字的编码矩阵、解码矩阵都为准循环矩阵,因此非常易于FPGA或ASIC实现,对RAM容量和逻辑单元数量的需求很小,理论吞吐率可达250Mb/s。建立了一个基于FPGA的码字性能测试平台,实测结果表明,该码字的误码平底至少在BER=10-9以下,其性能距离香农限不大于1.4dB。     

LDPC码加权位翻转解码算法的研究

本文以Tanner图上的迭代消息流传递技术为基础,分析了Gallager提出的LDPC码第一解码方案,给出基于校验和的位翻转硬判决解码算法。在此基础上引入接收信号作为可靠性评估,使评估值作为硬判决的加权系数,从而提出基于校验和的加权位翻转解码算法。加权位翻转算法充分考虑了接收符号的信息;为了快速搜索翻转位,对不满足的校验方程数采用最大投票数排队算法。这些措施的合理应用改善了基于校验和的位翻转解码算法的性能。     

LDPC码的级联译码算法的改进与实现

针对中短码长中LDPC码的OSD串行级联译码算法,给出了一种FPGA实现方案。该方案基于FPGA芯片中的块RAM资源,实现了OSD译码中GF(2)上的高斯消元算法,避免了其对逻辑资源的大量消耗。结果表明,该实现方案可在中低端FPGA上实现500 kbit·s^-1吞吐量的LDPC码OSD串行级联译码器。     

一种改进的无线光通信LDPC码译码算法

针对无线光通信中低密度奇偶校验码(LDPC)置信传播(BP)译码算法复杂度高及置信度振荡造成译码错误等缺点,基于对数BP算法提出了一种改进的译码算法。改进的译码算法在校验节点运算时,判断输入到校验节点消息的最小值与某个门限的大小,根据比较结果,分别用消息最小值或若干个最小值进行运算,在损失很少性能的情况下降低了运算复杂度;同时在比特节点采用振荡抵消处理运算,提高了算法的性能增益。最后在对数正态分布湍流信道模型下,分别对比特充分交织和交织深度为16的情况进行了仿真实验。仿真结果表明,改进的译码算法与BP算法相比,大幅度降低了计算复杂度,而且译码性能有一定的优势,收敛速度损失很少;而相对于最小和算法,改进的算法虽然译码复杂度有所增加,但误码率性能有明显的优势,并且收敛速度也优于最小和算法。因此,改进的译码算法是无线光通信中LDPC码译码算法复杂度和性能之间一个较好的折中处理方案。     

低功耗异步LDPC解码器运算通路设计

本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

一种LDPC码的构造及其编码器的FPGA实现

本文研究了一种构造奇偶校验矩阵H的新方法,通过这种方法构造的H不含有短长度的圈。本文同时提出了一种相对高效的LDPC码的编码方法,这种基于循环移位矩阵的准循环LDPC码的设计方法既有较好的性能又有实际应用中可接受的编码复杂度。整个设计使用Verilog语言描述,并在Altera公司的Stratix器件上实现验证。     

影响多进制LDPC码译码性能因素研究

多进制LDPC码是将二进制LDPC码推广到有限域GF(q),其校验矩阵的元素不再是0和1,而是集合(0,1,2,…,q-1),译码仍然采用高效的基于置信度传播的迭代译码算法。文中主要阐述了准循环多进制LDPC码(QC-LDPC)校验矩阵的构造以及最小和译码算法的原理,然后在高斯白噪声信道(AWGN)中,用Matlab了仿真不同条件下LDPC码的译码性能,比较分析了影响多进制LDPC码译码性能的因素。     

改进LDPC解码算法的DSP实现

LDPC码作为一种新兴的信道编码,已经成功应用于欧洲数字卫星广播(DVB-S2)系统。在LDPC的消息传递解码算法中,Log-BP算法是最优的,但是算法中两次非线性运算增加了实现的复杂度。而Min-Sum算法复杂度低,但却有0.5 dB的性能损失。通过高斯逼近密度进化算法对在Min-Sum算法中引入的规范化因子进行寻优后发现,改进的算法基本不增加复杂度,却能达到与Log-BP算法非常接近的性能,最后在AD公司的DSP上实现了这一算法。     

多元LDPC码与二元LDPC码的性能分析

为了比较多元LDPC码与二元LDPC码的性能,文章从校验矩阵、Tanner图、BP译码算法等方面将两者进行有效的分析,并结合具体的Monte Carlo仿真实验,得出多元LDPC码的性能确实优于等长度码长的二元LDPC码.