基于FPGA的高速高斯随机数发生器

设计了一个基于FPGA的高速、高性能的高斯随机数发生器。首先简要介绍了以前的一些算法并指出其不足之处。然后阐明了本文的算法：对均匀随机数进行高效的变换以生成非常接近高斯分布的随机数,再依据中心极限定理把两个上述随机数相加得到高斯随机数。算法所需的运算只有RAM的读操作与乘法、加法运算。分析了算法的性能并与其他算法做了对比,证明了本文算法的高效性。最后给出了FPGA实现的系统结构,并分析了所需的硬件资源。     

Tausworthe非相关均匀随机数的简单生成方法

为提高Tausworthe均匀随机数(TURN)的生成速度,提出了一种可快速配置、并行输出非相关TURN序列的简单生成方法。该方法利用线性反馈移位寄存器结构特点,采用优化的输出生成矩阵,可高速并行输出非相关TURN序列。在不增加寄存器等资源前提下,同时采取两组优化的输出矩阵,可生成满足应用质量要求的非相关TURN序列对,所需硬件资源仅为组合Tausworthe结构和一步多跳算法的27.4%和48.8%,该优势随输出非相关TURN序列个数的增多而更趋显著。     

基于FPGA的随机数生成器的设计与实现

在网络通信的应用中,有必要设计出能重构,吞吐量高的随机数生成器。本文提出一种改进Combined Tausworthe算法,基于FPGA的随机数生成器。该生成器开发周期短、组成单元简单、移植速度快。文中还阐述了检测产生出来的随机数质量的结果。     

一种基于FPGA实现的真随机数发生器

本文分析和实现了一种基于FPGA的真随机数发生器,采用对延迟链各级输出同时采样的方法来增加输出序列的随机性。电路为纯数字形式,50MHz采样时钟采得的输出数据可以无需后处理,直接通过随机性测试,且未发现随机性与采样频率存在显著联系。     

伪随机数发生器的FPGA实现与研究

在很多实际应用中，直接利用FPGA产生伪随机序列的方法可以为系统设计或测试带来极大的便利。本文给出了基于线性反馈移位寄存器电路，并结合FPGA的特有结构，设计了一种简捷而又高效的伪随机序列产生方法。最后通过统计对比，说明了这种方法所产生的随机序列不仅可具有极长的周期，而且还具有良好的随机特性。     

基于FPGA的随机数性能检测设计

为了满足对随机数性能有一定要求的系统能够实时检测随机数性能的需求,提出了一种基于FPGA的随机数性能检测设计方案。根据NIST的测试标准,采用基于统计的方法,在FPGA内部实现了对随机序列的频率测试、游程测试、最大游程测试、离散傅里叶变换测试和二元矩阵秩测试。与现在常用的随机数性能测试软件相比,该设计方案,能灵活嵌入到需要使用随机数的系统中,实现对随机性能的实时检测。实际应用表明,该设计具有使用灵活、测试准确、实时输出结果的特点,达到了设计要求。     

用于SRAM PUFs的伪随机数发生器的FPGA实现

信息安全问题日益突出,而随机数则是信息安全系统的基石.本文以哈希算法为核心设计了一种伪随机数发生器,其以静态随机存储器物理不可克隆函数（Static Random Access Memory Physical Unclonable Functions,SRAM PUFs）为熵源,能够产生大量的伪随机序列.通过对熵源有效性的在线监测以及对种子的动态重播操作,本文提出的用于SRAM PUFs的伪随机数发生器提高了伪随机序列的安全性,可应用于各种高安全等级加密系统中.该发生器在FPGA开发平台上得到实现,其发生速度达598.1Mbps.随机数检测套件NIST分析结果表明：该伪随机数发生器的输出通过了所有测试项目,具有良好的随机性.     

基于SoPC系统的高斯随机数生成器的设计

高斯相干态是量子密码通信中最重要的连续变量量子态,如何高效地生成高斯随机数对连续变量量子密码通信的仿真具有重要的意义。本文根据Box-Muller方法,设计了一个基于SoPC系统的高斯随机数生成器,并下载到Spartan 3s1500MB开发板上验证成功。实验结果表明,用该方法生成高斯随机数的速度快,准确度高。     

FPGA and USB based control board for quantum random number generator

The design and implementation of FPGA-and-USB-based control board for quantum experiments are discussed. The usage of quantum true random number generator, controllogic in FPGA and communication with computer through USB protocol are proposed in this paper. Programmable controlled signal input and output ports are implemented. The error-detections of data frame header and flame length are designed. This board has been used in our decoy-state based quantum key distribution （QKD） system successfully.     

Computer generation of correlated Gaussian random variables

This paper Presents a means of generating a set of N correlated Gaussian random variables from N or fewer independent Gaussian random variables. In computer generation of pseudorandom variables, this technique sometimes has computational advantages over the more straightforward inverse Gram-Schmidt procedure. As an example, application of the technique in simulation of a pulse frequency modulation (PFM) receiver is discussed.     

基于FPGA的Alpha半透明图像叠加算法硬件实现

文中在FPGA上采用纯verilog逻辑实现了Alpha半透明图像叠加算法,即验证了算法的正确性,同时针对FPGA不善于处理浮点运算的弊端,采用了移位操作的方法,进一步提高了运算速度,实现了Alpha透明系数可调,半透明图像叠加的实时显示,在高清图像显示领域具有很大的实用价值.     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

Interval algorithm for random number generation

The problem of generating a random number with an arbitrary probability distribution by using a general biased M-coin is studied. An efficient and very simple algorithm based on the successive refinement of partitions of the unit interval (0, 1), which we call the interval algorithm, is proposed. A fairly tight evaluation on the efficiency is given. Generalizations of the interval algorithm to the following cases are investigated: (1) output sequence is independent and identically distributed (i.i.d.); (2) output sequence is Markov; (3) input sequence is Markov; (4) input sequence and output sequence are both subject to arbitrary stochastic processes     

采用软硬件协同设计的SoftMax函数的FPGA实现

人工神经网络中,需要对大量数据进行非线性函数计算。低功耗实现和非线性函数的加速运算成为急需解决的需求。论文基于ZYNQ硬件平台和ARM处理器,进行了软硬件协同设计和FPGA硬件加速器IP的设计,实现了非线性激活函数SoftMax,功耗和误差分布达到设计预期。     

Novel stepper motor controller based on FPGA hardware implementation

This paper proposes a novel stepper motor controller based on field programable gate arrays, showing a remarkable performance. The system provides a combination between a novel algorithm and programmable logic to achieve both high speed and high precision on a compact hardware.     

基于FPGA硬件平台的BGP协议移植中关键技术实现

主要介绍在内嵌处理器的FPGA硬件平台上如何移植成功BGP路由协议.在对嵌入式开发平台上路由协议软件的软硬件环境进行设计的基础上,介绍了将开源路由协议软件包移植进嵌入式系统中的各个步骤.最后,对移植后的内核系统和路由协议软件进行了修改和调试.测试结果表明,移植后的BGP系统能够很好地实现路由功能.     

一种基于FPGA的高速短时傅里叶实现

短时傅里叶变换(STFT)由于其算法简单、处理时间短及易于实现等优点,因此其在图像处理、语音分析、信号检测及参数估计等领域获得越来越多应用。通过分析短时傅里叶变换算法原理,设计了一种基于现场可编程逻辑器件(FPGA)的高速短时傅里叶实现结构,该结构充分利用蝶形单元运算特点,在满足时间分辨率及频率分辨率的基础上降低了运算复杂度,并在高速率运行时钟下节省了硬件资源。     

Systolic random number generation for genetic algorithms

A parallel hardware random number generator for use with a VLSI genetic algorithm (GA) processing device is proposed. The design uses a systolic array of mixed congruential random number generators. The generators are constantly reseeded with the outputs of the proceeding generators to avoid significant biasing of the randomness of the array, which would result in longer times for the algorithm to converge to a solution