基于FPGA的FIR滤波器的实现

提出了一种采用现场可编程门阵列器件ＦＰＧＡ并利用窗函数法实现线性ＦＩＲ数字滤波器硬件电路的方案,并以一个十六降低通 ＦＩＲ数字滤波器电路的实现为例说明了利用 Ｘｉｌｉｎｘ 公司ＸＣ ４０００系列芯片的设计过程。设计的电路通过软件程序进行了验证和硬件仿真,结果表明电路工作正确可靠,能满足设计要求。     

基于FPGA实现FIR滤波器的研究

针对在FPGA中实现FIR滤波器的关键———乘法运算的高效实现进行了研究熏给出了将乘法化为查表的DA算法熏并采用这一算法设计了FIR滤波器。通过FPGA仿真验证熏证明了这一方法是可行和高效的熏其实现的滤波器的性能优于用DSP和传统方法实现的FIR滤波器。最后介绍了整数的CSD表示和还处于研究阶段的根据FPGA实现的要求改进的最优表示。     

FIR数字滤波器设计及FPGA实现

为了研究滤波器设计及实现方式,用VisualBasic6．0软件研制出了FIR数字滤波器的设计软件。为了验证软件设计滤波器是否正确,给出了设计实例,并将设计的滤波器与matlab软件设计的滤波器进行了比较,结果表明,两种软件设计的结果相同。设计软件可将滤波器直接导出VHDL文件及系数文件,经QuartusIl6．0软件综合后产生的网表文件可直接配置FPGA,实现了FIR数字滤波器的在线设计、在线修改。     

基于FPGA的FIR滤波器的设计

本文介绍一种基于FPGA并采用DSPBuilder作为设计工具的FIR滤波器的设计方法。重点分析和比较了三种在DSP-Builder中的滤波器模型建立方法,并采用其中的最佳方案建立了一个高阶的FIR滤波器模型,然后分别对其进行基于DSPBuilder的算法仿真和基于Modelsim的功能仿真。仿真结果有效地验证了此设计方法的正确性和可行性。整个设计流程具有快速性和灵活性的特点。     

基于FPGA的改进型FIR滤波器的实现

利用分布式算法对FIR滤波器的硬件实现进行了探讨,在数乘累加的理论上,对分布式算法的串行、并行和拆分查找表法的FPGA硬件实现方法进行了研究。结合FPGA查找表结构,兼顾资源及运行速度的要求,用拆分查找表的方法设计了16阶8位常系数FIR滤波器,并在Quartus Ⅱ 5.0下进行仿真,仿真结果验证了该算法的有效性和实时性。     

基于FPGA的FIR数字滤波器的实现

减少系统资源占用．提高运算速度与运算精度一直是FIR数字滤波器的研究中的主要课题。采用VHDL语言在FPGA上实现一种FIR．数学滤波器。该滤波器采用CSD—RAG编码．利用公共因子来构建加法树。相对于传统的乘累加结构与DA查表法,能大量地降低系统资源占用．同时采用整数量化抽头系数,提高数据处理的精度。     

FIR数字滤波器的FPGA实现

介绍了FIR数字滤波器FPGA的实现方法,阐述了FIR滤波器的线性相位特点和结构原理,并依据这些原理,对FIR卷积运算算法的VHDL的实现进行了探讨。     

FIR数字滤波器设计及其FPGA实现

以FPGA为硬件平台,利用FPGA的DSP开发工具DSP Builder对数字滤波器进行建模设计及系统模型仿真,生成VHDL工程文件,编制相应顶层文件,使其符合滤波器硬件系统。利用QuartusⅡ对项目进行综合、编译和调试,生成原理图模块和RTL电路图。通过对5 kHz方波信号进行仿真滤波,并将VHDL下载到硬件系统中进行硬件实现,有效地提取到5 kHz的正弦信号。实验结果表明,该设计很好地达到了FIR滤波器的性能,为数字滤波器的设计与实现提供了新的途径和方法。     

基于DA算法的FIR滤波器的FPGA实现

对于在数字信号处理,以专用DSP芯片设计有限长单位冲激响应(FIR)滤波器速度较慢的情况,提出一种基于分布式算法(DA)和现场可编程门阵列(FPGA)实现滤波器的优秀办法,并以一个16阶FIR滤波器在ACTEL公司的ProASIC3 A3P250芯片上实现为例说明了设计过程,实验结论表明:电路工作正常,数据实现满足设计要求.     

基于FPGA实现变采样率FIR滤波器的研究

数字信号凭借其在传输、存储和计算上的便捷性,正在得到越来越广泛的应用.在现代数字系统中往往会存在多种采样频率,这就需要改变采样频率,进行频率转换.本文主要介绍利用现场可编程逻辑器件(FPGA)实现变采样率FIR数字滤波器的方案.首先简单分析了FIR数字滤波器的基本结构,在此基础上,以一个适用于变采样率的半带滤波器的设计为例,结合利用MATLAB为辅助设计工具,完成对给定指标的FIR滤波器的设计,最后提出了利用FPGA硬件实现滤波的TOP-DOWN结构图.此方案使性能和资源占有率得到较好的突破,最大限度的减少资源消耗.     

Recursive FIR filter structures on FPGA

A new approach to piecewise-polynomial approximation and recursive implementation structures for linear-phase Finite Impulse Response (FIR) filters have been recently proposed. In this paper, we describe hardware prototype implementations of the new structures for all four types of linear-phase FIR filters using a Field Programmable Gate Array (FPGA) based platform. Narrowband lowpass filters and narrowband differentiators are used as design examples to demonstrate the functionality and efficiency of the implementations. The required wordlength and resource usage is analyzed.     

基于FPGA的高阶FIR滤波器强抗干扰数据采集系统

介绍了一种适用于在强干扰、关键信号被无用信号淹没的情况下,实现高精度数据采集的系统。系统硬件上采用24位高精度A/D采集模拟信号,采用XILINX公司的FPGA作为主控制器;软件上通过从A/D读取数字化后的信号,再进行高阶FIR滤波,剔除了干扰信号。通过FIR滤波在数据采集系统中的运用,采集系统可以较传统数据系统有更高的采集精度和更强的抗干扰能力。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

提出一种新的高阶FIR滤波器的FPGA实现方法。该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器。设计了一系列阶数从8到1 024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPGA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求。     

基于MA型分布式算法的高阶FIR滤波器设计及其FPGA实现

针对利用现有分布式算法在FPGA上实现高阶FIR滤波器时,存在资源消耗量过大和运行速度慢等问题,提出一种新型高阶FIR滤波器的FPGA实现方法。首先综合采用多相分解结构、流水线等技术对高阶FIR滤波器进行降阶处理,然后采用提出的基于二输入开关和加法器对的分布式算法结构(MA型DA结构)实现降阶后的FIR滤波器。利用ISE10.1在Xilinx Xc2vp30 7ff896 FPGA开发板上实现了一系列8阶到256阶的串行和并行结构FIR滤波器。实验结果表明,该方法有效地减少了系统的资源消耗,提高了系统的时序性能。     

基于FPGA的可调信号源设计

针对航天检测设备中信号源单一、不可调等缺点,提出并实现了一种以FPGA、高速D/A、继电器AQY210为核心,结构简单,控制灵活,信号质量高的多功能信号源生成系统.该系统可提供各种频率、幅值、偏置等参数可调的模拟信号,成功应用于工业控制开关量输出性能检测.同时,上位机与硬件通信的接口使用了USB-单片机(CY7C68013)和USB-FIFO(FT245)两种方案,并进行实际对比,提出其适用条件和范围.     

Hierarchical matched filter based on FPGA for mobile systems

The paper is concerned with the design of field programmable gate array (FPGA) based hierarchical matched filter (HMF) for new generation cellular mobile radio systems. This is considered as the most important task of the receiver and should be implemented with minimum hardware. The synchronization codes considered in the work is the one used in wideband code division multiple access (W-CDMA) system as described by the third Generation Partnership Project (3GPP) specifications. The proposed system relies on the use of the hierarchical matched filter using transposed structure of finite impulse response (FIR) filter. The HMF implementation is verified to perform the required partial correlation. A simplified design for the realization of the filter tap is presented. This has the advantage of being configurable and flexible to reduce the overall hardware complexity of the system.