一种应用于10位SAR ADC的高精度比较器电路设计

提出一种应用于10位逐次逼近型模数转换器(SAR ADC)的高精度比较器,具有精度高、功耗低的特点。该比较器采用差分结构的前置放大电路,提高输入信号的精度,其自身隔离效果减小了锁存器的回踢噪声和失调电压。动态锁存电路采用两级正反馈,有效提高比较器的响应速度。输出缓冲级电路增强输出级的驱动能力,调整输出波形。该比较器电路采用SMIC 65 nm CMOS工艺技术实现,使用Cadence公司Spectre系列软件对进行仿真,设置工作电压2.5 V,采样频率2 MHz,仿真结果表明,比较器的分辨率是0.542 5 mV,精度达到11位,失调电压为1.405μV,静态功耗为63μW,已成功应用于10位SAR ADC。     

高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声,减小了失调电压,可以作为Flash ADC应用于高精度开关电容流水线ADC。     

一种低功耗高精度CMOS动态比较器设计与实现

设计了一种全差分动态比较器。比较器是前置放大器与动态锁存器组成的开关电容电路。在四相互不交叠时钟控制下,前置放大器完成对输入信号采样、放大,高增益提高了比较器的精度,采用正反馈结构提高了比较器的速度。文中分析了引起失调的原因,结合版图给出了减小失调的方法。分析和模拟结果表明比较器输入动态范围为2V,失调电压降低到3．5mV,达到了8bit精度要求,同时实现了0．48mW的功耗。     

流水线ADC中高速比较器的设计和分析

设计了一个高速电压比较器,比较器由前置放大器和带复位端的动态比较器组成。采用charted公司的0.35um/3.3v模型,通过CADENCE进行模拟仿真,电路获得了高速、高分辨率的特性。在100Ms/s的工作频率下电路消耗0.29mw的功耗,并且具有6.5mv的低失调电压。因此,该电压比较器可适用于流水线ADC。     

基于SAR ADC的比较器的研究与设计

简单介绍了SAR A/D基本结构.基于该结构,设计了采用两级差分放大器作为前置放大,最后采用一级差分输入的自偏压差分放大器输出结果.该电路采用0.18um工艺实现,对其进行了仿真,得到的仿真结果和波形说明了该比较器可应用于逐次逼近结构的模数转换器.     

一种嵌入式高性能比较器

针对一款嵌入式10位逐次逼近型A/D转换器,我们设计出一种低功耗高精度的比较器.该比较器采用多级结构,其中前三级是带有正反馈的差分放大器,而后三级则是简单的反相器.此外,我们在电路中引入输入失调校准和输出失调校准的混合技术,以及实现自清零的电路技术.该比较器还采用SMIC 0.25μm CMOS工艺模型,在2.5V电源电压下,我们使用HSPICE仿真的结果表明:其比较精度可达到0.2 mV、速度为20MHz,而功耗仅为8μW.     

高速CMOS锁存比较器的设计

本文设计了一款用于△-∑调制器的高增益高速CMOS锁存比较器.在两相互不交叠时钟的控制下,采用四级前置放大器完成对输入信号的采样、放大,高增益提高了比较器的精度并抑制了踢回噪声,采用正反馈的锁存器提高了比较的速度.采用一种新颖的共模反馈电路实现了对输出共模电平的稳定,并采用有效的措施限制了前级放大的差分输出摆幅.设计中采用高速度、传输延时较小的推挽输出,降低了整体功耗.     

一种频率稳定的低功耗振荡器电路设计

设计了一种频率稳定的低功耗张弛振荡器电路。采用恒流源对电容两端同时充电和放电,然后将电容两端电压送入后级比较器进行判决,使得输出频率只与恒流源电流、电容以及比较器比较窗口相关。该电路采用GSMC 0.18μm CMOS工艺,在5 V电源电压以及室温条件下仿真,输出频率为123.6 kHz,平均电流消耗为2.67μA;在2 V～5.5 V电源电压和-40℃-+85℃的温度变化范围内,输出频率精度在-6.5%-1.3%范围内。     

低噪声低功耗微电容读出电路的优化与设计

结合斩波稳定技术,通过电容匹配和多级优化的方法分别对用于MEMS微传感器的微电容读出电路的噪声性能和功耗进行了优化.基于优化分析采用两级斩波稳定电路结构,在CSMC 0.5 μm CMOS工艺下,用Cadence Spectre进行了仿真验证.结果表明能精确检测出aF(10-18F)量级的微电容,输出电压变化量与电容变化量呈线性关系,并且输出失调电压仅为38.9 μV,等效输入噪声电压为17 nV/Hz1/2.在5 V电源电压下功耗仅为2.5 mW,输出延时为6.29 μs.     

12位50M Sample/sCMOS流水线A/D转换器

介绍了一种十级12位50M Sample/s CMOS流水线A/D转换器的设计.该设计方案采用了全差分采样/保持电路和折叠式共源共栅运算放大器,保证了处理模拟信号的精度与速度.自举MOS开关和双差分动态比较器的使用,提高了电路的精度与速度,每级电路基本一致,简化了电路设计.