基于SystemC的可重构阵列处理器模型

基于可重构技术以及SystemC的体系结构建模特点,构建一种基于SystemC的可重构阵列处理器模型。采用模块化的SystemC系统模型分别对指令传输模块、处理元模块以及邻接互连模块建模,构成32×32的可重构阵列处理器。通过指令传输模块实现局部和非局部两种单指令多数据模式的快速切换,使用邻接互连模块完成处理元间的通信。对建立的模型进行仿真验证,同时将高效视频编解码标准中视频算法映射到该模型上。仿真结果表明,该模型搭建正确,能够实现视频编解码标准中视频算法的并行化映射。     

基于FPGA和DSP的图像实时采集处理系统设计

针对高分辨率图像的实时播放、存储,提出了一种基于FPGA和DSP架构的图像实时采集处理方案.本方案以两片TI DM368系列DSP为核心处理器,采用H.264编解码方式进行图像的编解码,以EP2C35系列FPGA芯片作为协处理器进行图像的采集、颜色空间的转换及编解码后图像的传输.该方案能够对红外、可见光两路视频图像进行处理,运行可靠稳定,接口易更改,经过简单修改实现多种格式视频码流的采集处理.     

基于ASIP平台的H.264环内去块效应滤波器实现

针对H.264/AVC环内去块效应滤波器算法中分支密集、分支判断条件产生复杂,以及可变阶数有限冲击响应(FIR)滤波算法复杂度高等性能瓶颈,基于专用指令集处理器（ASIP）Schubert平台提出了加法舍入移位指令和两级条件比较指令,并给出了其专用数据通路的设计实现.根据算法分支执行分布情况优化了算法中分支选择部分的实现,保证了代码的高并行度.时钟精确指令集仿真器的运行结果表明,完成强度为4的4×4像素块边界滤波需要140个时钟周期,而完成强度小于4的边界滤波需要100个时钟周期.运行1/4共享中间格式(QCIF)测试序列时, 较x264中的Intel MMX指令实现性能有48%～63%的提升.实验结果表明,使用ASIP实现,可以显著提高去块效应滤波的性能;同时由于其可编程性,可以适应多个视频标准.     

针对H.264去块滤波的实用结构设计

为了提高H.264去块滤波的性能,提出了一种实用的环路滤波设计结构.使用优化的滤波顺序,执行一个宏块的滤波运算只需要252个周期,待滤波数据缓冲从16×16宏块大小降低为4×4块大小.利用数据重用策略,滤波中间数据的存储空间从16×16宏块减小到4个4×4块.使用优化的流水设计,有效降低了去块滤波对总线的数据访问.使用0.18 μm工艺,100 MHz下综合只需要14.2×103门.与以前的设计相比,该去块滤波结构具有更好的综合性能,而且硬件实现面积更小.在100 MHz频率下,该设计能够执行H.264高清视频应用的实时滤波处理.     

一种高效去块滤波结构设计与VLSI实现

提出一种用于H.264/AVC环路去块效应滤波器设计的VLSI实现结构.通过采用流水数据通路设计提高了去块效应滤波处理的速度.重新组织了滤波顺序以适应流水处理的需要.通过合理设计缓冲机制,在增加少量片内RAM的情况下,提高了外部存储器的吞吐效率和系统的处理性能.试验结果表明,相对已有的实现结构,提出的结构以较少的资源消耗实现了200 MHz的处理速度,可满足4路分辨率为1 280×720的实时视频处理.     

HEVC运动估计中SAD算法的动态可重构实现

高效视频编码（HEVC）标准中引入的不对称分割模式导致运动估计算法中绝对差值和（SAD）运算量成倍增加.为了提高运动估计算法的执行效率,方便用户进行自主选择,设计了同时支持不对称分割模式开启和关闭2种执行模式以及执行模式间自由切换的可重构阵列结构.为了满足用户要求编码速度的同时,最大限度地利用可重构阵列处理器的资源,在阵列结构为16×16个处理元中通过加载16×8、16×4以及16×2个处理元的指令来进行阵列规模的动态重构,采用指令下发的方式将不同的指令发送到对应处理元进行相应配置.实验结果表明,所提出的可重构实现方式在硬件资源占用量接近条件下,相较于流水化实现处理时间减少了约35%,吞吐量提高了约0.4倍.该实现具有较高的执行效率,能够进行执行模式与阵列规模的切换,具有较好的灵活性.     

IP网络视频会议系统中视频子系统的研究与实现

研究了IP网络视频会议系统中视频子系统设计中的采样信号前处理、视频编解码与数据包传输等问题.介绍了每个问题产生的背景,并对提出的算法原理和算法步骤进行了详细描述.针对传输丢包现象和视频多点处理器的运算能力限制,对每个问题在解决方法上都有所改进或创新.研究成果应用到实际的SIP视频会议系统中,显著地提高了系统的视频性能技术指标.     

结合Trimedia处理器体系结构的视频编码效率优化

介绍了针对Trimedia多媒体处理器芯的硬件结构和特点,将H.263、MPEG4等视频编码算法移植到TM1302平台并进行大量的优化.实验结果表明,使用文中给出的优化算法,可以在TM1302上快速实现视频编码器,对于D1图像,实时编码速度不低于15帧/s,基本满足了视频实时编解码的要求.     

基于循环映射的可重构处理器设计

提出了一种适合循环任务执行的可重构处理器. 该处理器通过循环控制器实现循环的自动执行,并采用数据分发技术和不对称先进先出缓存（FIFO）技术,将可重构阵列内部数据传输效率提高8倍. 在现场可编程门阵列（FPGA）系统上验证了活动图像专家组 4的高等视频编码（H.264）中整数反离散余弦变换（IDCT）、运动估计及活动图像专家组 2（MPEG 2）中的IDCT等多种媒体核心算法. 相比于类似的结构,该可重构处理器在不增加阵列规模的情况下,性能平均提升35倍.     

基于DM643的大米边缘视频检测技术研究

以TI公司的多媒体图像处理器TMS320DM643为核心处理器,提出了一种大米外观检测视频处理嵌入式系统硬件的实现方案.基于MATLAB平台对大米样品的视频系统回读图像分别进行了Sobel算子及其改进算法的仿真比较研究.结果表明,改进算法可以检测出更为完整的大米边缘,实现了大米视频图像的实时检测,处理一帧图像仅需42.7 ns.