基于RTOS的软硬件协同验证方法

根据处理器芯片的特点,提出了一种基于RTOS的软硬件协同验证方法,该方法在RTOS的基础上建立了一个可移植的协同验证环境,在处理器芯片设计阶段,通过建立一个与芯片相近的硬件平台,在其上利用协同验证环境先验证软件设计的正确性,然后把这些正确的软件放入由处理器芯片构成的协同验证环境中验证设计的芯片。采用这种方法,不仅可以验证处理器芯片设计的正确性,减少错误存在的可能性,而且缩短了芯片验证的时间。     

基于SystemC和ISS的软硬件协同验证方法

随着SoC的出现和发展，软硬件协同验证已经成为当前的研究热点。本文对传统的基于ISS的软硬件协同验证方法进行改进，提出了一种基于SystemC和ISS的软硬件协同验证方法。该方法使用SystemC分别对系统进行事务级、寄存器传输级的建模，在系统验证早期进行无时序的软硬件协同验证，后期进行时钟精确的软硬件协同验证。并对仿真速度进行了优化。同传统的基于ISS的软硬件协同验证方法相比，该方法保证了软硬件的并行开发，且仿真速度快、调试方便，是一种高效、高重用性的软硬件协同验证方法。     

SoC芯片FPGA原型的软硬件协同验证

在IC设计中,验证占据着举足轻重的地位.为了达到高效率、高可靠性的验证结果,保证芯片在流片的成功率,引入了FPGA原型验证技术.本文以一款低功耗报警器SoC为对象,首先简单介绍了低功耗报警器SoC芯片的系统架构,然后详细说明了报警器SoC芯片FPGA原型验证的具体实现.利用软硬件协同验证方法,验证了报警器SoC芯片模块的功能以及系统验证.     

SoC软硬件协同验证技术的应用研究

介绍了软硬件协同验证的原理,给出了笔者在实际SoC开发中采用的四种软硬件协同验证方案。根据软硬件协同仿真原理提出CFM方案。对几种方案进行比较,并提出在实际SoC设计中选取软硬件协同验证方案的建议。     

嵌入式系统软硬件协同验证中软件验证方法

随着集成电路及计算机技术的发展,嵌入式系统设计变得越来越复杂.复杂的嵌入式系统设计,通常采用验证的手段检验系统设计的正确性,硬件验证通常是在硬件设计描述的基础上建立用于模拟硬件功能的硬件模拟器;软件验证常用的方法是建立处理器功能模型(指令集模拟器ISS),逐条解释嵌入式软件在目标机器上的执行过程,产生模拟输出,驱动外围电路(即硬件设计).指令集模拟器从底层时序关系模拟嵌入式软件在目标CPU上运行过程.对于复杂嵌入式系统设计,ISS模拟速度通常成为协同模拟瓶颈.基于RTOS的嵌入式软件快速验证方法可以有效地提高软件模拟速度,扩展RTOS功能,适应协同模拟需要,建立硬件模拟驱动,实现软件和硬件模拟器通信连接和协同模拟同步控制.基于RTOS的嵌入式软件验证方法以编译代码模型为基础,从系统行为级验证嵌入式软件功能,验证速度快.在实际应用中,该方法和ISS验证相结合,能够实现更有效、更快速的嵌入式系统协同验证.最后以几个典型硬件设计为基础,编写相应的控制软件,进行软硬件协同验证实验,实验结果数据说明该验证方法实用、有效、快速.     

基于PowerPC的SoC软硬件协同验证平台

构建了基于PowerPC405处理器的SoC软硬件协同验证平台.该平台使用层次化的设计方法,在统一平台架构下支持RTL和TLM两种不同抽象层次的虚拟原型仿真,兼顾了仿真精度和速度的要求.平台中提供了完整的开发工具和基础架构,支持以C语言测试程序作为输入的验证流程自动化,可有效地提高验证效率.     

基于混合建模的 SoC软硬件协同验证平台研究

针对SoC片上系统的验证,提出新的验证平台,实现SoC软硬件协同验证方法。首先介绍SoC软硬件协同验证的必要性,并在此基础上提出用多抽象层次模型混合建模（Co-Modeling）的方法构建出验证平台。然后,阐述了此验证平台的优点,如验证环境统一、仿真速度快等,接下来介绍了验证平台架构及关键部分的具体实现。最后以一个实例说明此验证平台的可用性。此验证平台适于实现SoC软硬件协同验证,降低了SoC的验证难度。     

基于VMM方法学的系统级软硬件协同仿真验证

针对一款高性能复杂SoC芯片的设计,提出了一种新的软硬件协同仿真验证方案。通过比较仿真环境中软硬件间通信的各种实现方式,构建了一种新的符合VMM标准的验证平台。同时为加快覆盖率的收敛速度,给出了随机激励约束的优化方法。实践表明,新的约束和仿真方式使覆盖率收敛速度提高数倍,验证效率显著提高。     

星载计算机软硬件协同验证技术的研究

在星载计算机LYRA的设计和验证过程中,采用System Verilog的DPI建立了完整的、低成本的、高效的SOC系统软硬件协同验证的系统仿真平台;利用这种技术使得可以在实际硬件可用前进行C/C++代码的开发和测试,同时又可以利用真实的软件对硬件进行验证;在早期软硬件可以公用测试平台进行并行开发,不仅大大减少软硬件开发的重复工作,加快了验证速度,还能对软硬件之间的边角情况进行完整的验证;验证方法已经成功的应用于星载计算机LYRA的开发中,取得了良好的效果。     

面向SoC的软硬件协同验证平台设计

针对SoC设计验证的实际需求,介绍一种面向SoC设计的软硬件协同验证平台。平台中软硬件模型分别在不同环境下运行,通过网络实现信息交互。硬件用硬件描述语言实现对系统事务级、RTL级的建模,软件用高级编程语言来编写,使用指令集仿真器完成对硬件的仿真。仿真过程使用不同的进程并行进行,应用进程间通信方式实现仿真器之间的信息交互。     

基于Handel—C语言的FPGA设计

对于以ISO／ANSI—C为基础的程序设计语言Handel—C，可利用Celoxiea DK设计工具将Handel—C的源代码编译成能直接针对FPGA目标的网表(Netlist)，而无需VHDL／Verilog的中间步骤，最后利用FPGA布线工具直接将Netlist下载到FPGA上。文中在分析Handel—C语言的FPGA开发流程的基础上，将Handel—C与VHDL设计进行对比分析，揭示了Handel—C在电路算法级设计方面的优势，而且设计效率也大大提高。     

嵌入式微处理器的软硬件协同验证

软硬件协同验证是解决系统芯片验证的关键技术：模型驱动的软硬件协同验证方法是一种新颖的嵌入式微处理器的验证方法,其主要部分包括基于真实的验证平台、验证向量的自动生成器、验证结果的分析和比较器。该验证方法可实现嵌入式微处理器的完备验证,且基于该方法实现的验证平台可很容易地转化为系统芯片的设计及验证平台。     

A Hardware Implementation of a Genetic Programming System Using FPGAs and Handel-C

This paper presents an implementation of Genetic Programming using a Field Programmable Gate Array. This novel implementation uses a high level language to hardware compilation system, called Handel-C, to produce a Field Programmable Logic Array capable of performing all the functions required of a Genetic Programming System. Two simple test problems demonstrate that GP running on a Field Programmable Gate Array can outperform a software version of the same algorithm by exploiting the intrinsic parallelism available using hardware, and the geometric parallelisation of Genetic Programming.     

基于Handel-C的伪随机数发生器的设计与实现

伪随机数发生器在硬件进化、通信、信息加密甚至在其它信号处理如噪声的产生和测试数据等方面都有着非常重要的应用。结合Handel-C语言和CA(Cellular Automata)的特点,按一定的规则数,利用混合CA90和CA150算法规则来设计伪随机数发生器,并用Handel-C语言对其进行描述。从仿真运行的结果来看,产生的随机序列的周期非常之长,且随机特性好,最后通过FTU2下载工具最终在FPGA上实现了硬件电路功能,为实现产生高速随机序列提供了一种实用的设计方法。     

基于Handel-C的电容器组投切控制设计

在电力传输过程中,由于大量无功功率的存在,不可避免地导致线路损耗的增加,给用电设备安全运行带来了隐患。因此,改善和提高电网运行质量,必须对电网进行无功功率补偿。采用电容器组进行无功功率补偿,提出一种将循环投切和编码投切控制方式结合起来的投切控制策略。这种控制策略不仅大大提高无功功率补偿精度,而且可以延长整体电容器组的使用寿命。整个软件系统采用Handel-C语言进行编程,并最终在FPGA上实现电容器组投切控制功能。     

A hardware Memetic accelerator for VLSI circuit partitioning

During the last decade, the complexity and size of circuits have been rapidly increasing, placing a stressing demand on industry for faster and more efficient CAD tools for VLSI circuit layout. One major problem is the computational requirements for optimizing the place and route operations of a VLSI circuit. Thus, this paper investigates the feasibility of using reconfigurable computing platforms to improve the performance of CAD optimization algorithms for the VLSI circuit partitioning problem. The proposed Genetic algorithm architecture achieves up-to 5× speedup over conventional software implementation while maintaining on average 88% solution quality. Furthermore, a reconfigurable computing based Hybrid Memetic algorithm improves upon this solution while using a fraction of the execution time required by the conventional software based approach.     

一种融合FPGA和ISS技术的软硬件协同验证方法

建立了一种基于硬件加速器FPGA 和指令集模拟器ISS对嵌入式系统功能进行软硬件协同验证的方法。针对此方法的实现,分析了协同验证过程中软硬件交互技术,并给出总线功能模型BFM结构及其实现方法。经实例验证分析表明,基于FPGA和ISS的协同验证方法,在对嵌入式应用系统验证中与其他几种常用方法比较具有较明显的优势。     

基于PCIE总线的DMA控制器设计与实现

基于Xilinx Virtex-6系列FPGA设计实现了PCIE总线的DMA控制器,用来解决PC与FPGA的高速数据传输问题。利用DMA控制器传输数据在提高数据传输速率的同时还可大大提高CPU利用率。对设计的DMA控制器进行了功能和性能验证,结果表明该控制器能够正确地进行DMA数据传输,速率高达6 Gb/s。     

紧凑的Aigis-sig数字签名方案软硬件协同实现方法

基于理想格构造的Aigis-sig数字签名方案具有实现效率高、签名长度短、抗量子攻击等优势.针对Aigis-sig方案,构造了一种改进的模乘计算元件,设计了一种基于快速数论变换(NTT)算法实现环上多项式运算的紧凑硬件架构;同时以此架构为基础,提出了Aigis-sig数字签名方案的FPGA软硬件协同实现方法.实验表明,...     

基于USB的高速硬件精插补器设计

介绍了一种基于USB通讯的高速硬件精插补器的设计,设计中采用FPGA实现精插补,并通过USB接口实现与上位PC机的高速数据通讯。该精插补器具有设计简单、易于实现、插补速度高等特点,可适用于高速数控系统的开发。