一种基于CPLD的伪随机序列发生器

介绍了一种利用 EDA技术 ,在 Altera的 MAX70 0 0 S系列芯片上实现的伪随机序列发生器 ,为产生低成本的电子系统测试信号提供了一种简单易行的方法     

基于CPLD的伪随机序列发生器

本文介绍了一种利用：EDA技术，在Altera的MAX 7000S系列芯片上实现的伪随机序列发生器，为产生低成本的电子系统测试信号提供了一种简单易行的方法。     

基于FPGA的m序列发生器实现

讨论了应用移位寄存器理论实现基于FPGA的伪随机序列发生器的方法,通过理论分析给出了m序列本原多项式与m序列移位寄存器反馈多项式间的关系。同时给出了运用VHDL语言编程,并以Altera的QuartusⅡ软件为开发平台的m序列的仿真波形。     

用CPLD实现的数字式白噪声发生器

分析了m序旬发生器的统计特性,根据信噪比要求引出了方差公式,提出了可谓方差的实现方法,并针对硬件特点提出了插值法以简化运算,最后用CPLD实现了白噪声发生器。     

用VHDL语言在CPLD上实现串行通信

串行通信是实现远程测控的重要手段。采用VHDL语言在CPLD上实现了串行通信,完全可以脱离单片机使用。     

串行通信接口在CPLD中的实现

分析串行通信接口的基本功能．采用自顶向下的设计方法，用原理图和VHDL语言这两种输入对串行通信接口芯片进行设计．阐述了顶层的原理图设计和各个模块的功能、实现的关键点以及解决的方法，在MAXPLUS Ⅱ编译环境下综合，得到比较理想的仿真结果，最后在Altera公司的复杂的可编程的逻辑装置(CPLD)中实现，并完成了单片机和PC机的通信。     

用CPLD实现PCI总线仲裁器

介绍了PCI总线仲裁的工作机制,并且根据旋转优先算法用VHDL语言进行CPLD设计,通过作者实际研发项目WAS(无线应用服务器)单板的应用,论证了其可行性和稳定性.     

基于VHDL可编程m序列发生器的研制

提出一种可实现周期／初相位编程控制的m序列发生器逻辑电路的设计方案。给出了VHDL与CPLD的实现方案。程序经编译、仿真、测试后，可以实现设计要求。该器件在MCS51的控制下，实现m序列的周期、初相位的编程变化．     

基于CPLD实现电阻、电感、电容的测量

介绍了基于EDA技术的电阻、电感、电容的测量。本系统以CPLD为控制核心,在MAX PLUSⅡ10.0环境下采用VHDL语言实现了数据采集、转换及显示。该系统具有测量精度高、硬件简单、灵活性强、易于开发等特点。     

CPLD设计中多路复用器的实现方法

从三个方面讨论了PLD设计中多路复用器的实现方法，说明了每种方法的特点，第一种实现方法的特点是针对FLEX系列器件结构在查找表结构的基础上，对工作速度和占芯片面积进行优化。第二种是用VHDL语言描述来实现，其特点是抽象描述能力强，覆盖面广，当电路变得复杂时，相对第一种方法要简单一些，第三种方法是使用MAX＋PLUSⅡ软件中提供的宏模块，这种方法最简单，实用于各类器件，易于掌握，这三种方法在PLC设计中具有一定的代表性。     

嵌入式设备中CPLD的键盘控制实现

用CPLD在信息家电控制平台中设计键盘控制器.     

基于CPLD的三相多波形函数发生器设计

介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术(DDS)的三相多波形函数发生器的基本原理，并在此基础上给出了基于CPLD的各模块设计方法及其VHDL源程序。     

CPLD在模拟雷达信号发生器设计中的应用

本文介绍了在MAX+PLUS Ⅱ开发平台下,采用VHDL硬件描述语言,在CPLD器件上设计模拟雷达信号发生器专用集成电路芯片的过程。     

基于CPLD的WatchDog电路设计

论述了基于CPLD的WatchDog设计,该设计实现对主机CPU运行状态的监控,若看门狗电路在规定时间内未收到主机CPU的＂喂狗＂信号,则输出复位信号复位主机CPU,主机可通过配置专用寄存器设置看门狗＂喂狗＂时间.由于采用VHDL硬件描述语言,容易使设计与其它逻辑设计集成在一起,达到模块化和可重用的效果.     

基于VHDL的m序列

介绍了m序列的性质，实际意义及产生方法，主要介绍了用VHDL实现m序列的框图，仿真波形和该方法的优点。     

用CPLD提高解码系统的运行速度

介绍了一种用并行方法提高系统运行速度的方法——复杂可编程逻辑器件CPLD在解码系统中的应用，本系统利用了CPLD易于实现控制逻辑的特点，产生并行逻辑实现并行工作，达到了提高了解码系统的运行速度、可靠性及系统的稳定性的目的。     

以CPLD为核心的定时器

文章介绍了以EDA技术作为开发手段来实现99分钏内定时的设计构成和各电路模块的功能，并给出了各模块的设计源程序。     

基于CPLD的BP神经网络模型的硬件实现

神经网络模型的硬件实现已成为人工智能的一个重要的研究方向,本文提出一种基于CPLD的硬件实现方式,来实现BP三层神经网络模型方法,并对该模型进行了MAX+Plus II仿真验证.     

基于CPLD的基本Petri网系统的硬件实现

Petri网已经逐渐成为异步并发现象建模的重要工具 ,Petri网的硬件实现将为网系统性能分析以及并行控制器的设计提供一种有效的途径。首先介绍了 Petri网 C/ E系统的特点 ,然后讨论了硬件实现的基本结构模块。最后以哲学家晚餐为例子 ,用 VHDL 语言对结构进行了描述 ,使用了 AL TERA公司的 CPL D集成开发工具 Max Plus ,并给出了软件仿真的结果     

用CPLD实现数字调制

分析了DDS用于调制的原理，给出了实现GMSD、π／4DQPSK和QAM等调制的多种方案，同时对其性能进行初步分析。在硬件实现上，用超大规模集成电路进行设计，从而提高了系统的可靠性、集成度和系统速度。