为实现高性能选择正确的SRAM架构

按惯例，设计人员总把SRAM作为其最基本的形式，即单端口、单时钟域器件。在需要更高性能时，设计人员通常会选择更高的时钟频率和更宽的总线。尽管这样可以显著提高SRAM性能，但却并不是唯一的方法。我们也可以开发用于先进通信系统的存储器，这就将工作重点转向了带宽，而不是时钟频率。     

透明光通信的混合信号方法

由于运营商需要设备有较小的占空面积和较低的功耗，系统设计人员需要得到元件制造商的全面帮助。用数字方法代替传统模拟功能的光电ＩＣ公司至少可以提供部分解决方案。 Ｓｉｌｉｃｏｎ Ｌａｂｏｒａｔｏｒｉｅｓ公司的光网络部已开始从事传统锁相环设计，用ＡＤＣ与ＤＳＰ的组合取代了模拟环路滤波器（见图）。最终节省下来的空间使该公司能够把锁相环功能集成到它的高速物理层ＩＣ和精确时钟ＩＣ中。 这种专利ＤＳＰＬＬ方法使功耗降低，芯片尺寸更小，并通过减小噪声与交扰改进了抖动性能。例如，该公司的Ｓｉ５０２０时钟与数据恢复Ｉ…     

牡丹江地区移动GSM网络优化问题分析

通常，交换网络的优化过程中，测量数据．平衡网络的整体性能等工作依赖于MSC／VLR、B$C等主要网元的指标情况。熟悉不同网元和节点间的逻辑／物理连接．系统配置以及参数对性能产生的影响等是优化工作的第一步，优化人员通过两种主要途径来实现系统和网络运行的稳定性和可靠性的提高，肌搜集．统计有关网络主要突出问题的信息；关注、分析可能影响网络性能的关键区域。数据采集后，优化人员需详细分析观察网络动态变化的趋向，寻找可以进行优化的部分，并制定相应的工作流程，使优化丁作的实话更有重点和针对性。     

FPGA推动的汽车娱乐电子参考设计

汽车娱乐电子推动了功能和容量的快速发展，但也促使设计人员在性能、成本和灵活性上做出综合考虑。与其他汽车电子领域不同，多媒体图形应用的高度可视化及其需求的多变性，在许多情况下甚至都还没有建立标准。因此，汽车设计人员就更需要一个能够提供最灵活、性能最佳而成本可控的解决方案。而可编程逻辑，特别是现场可编程门阵列（FPGA）便是这样的解决方案。     

PLD观点一瞥

PLD趋势集成是PLD技术的主要趋势。今天的设备需要集成存储器、接口标准、锁相环(PLL)以及大量高性能逻辑门。缓存数据需要大量的单端口和双端口存储器。可编程接口标准可实现一些设备中大量器件的无缝通信。含有PLL的可编程器件能够实现时钟时滞、建立和保持时间都可调的先进时钟树设计。对硬件设计人员来说,最基本的要求就是减少电路板上元件的数量,这样可降低系统成本并减少元件供应商的数量。另一趋势就是采用基于SRAM的工艺技术,这些器件可以大量生产,并且性能增强,成本下降。另外,一些CPLD产品线中还有非易失闪存,它不需要每…     

FPGA在汽车娱乐电子应用中的参考设计

汽车娱乐电子推动了功能和容量的快速发展，促使设计人员在性能、成本和灵活性上做出综合考虑。与其他汽车电子领域不同，多媒体图形应用高度可视化，其需求多变，在许多情况下甚至还没有建立标准。汽车设计人员需要一个能够提供最灵活、性能最佳而成本可控的解决方案。可编程逻辑，特别是现场可编程门阵列（FPGA）便是这样的解决方案。     

系统时钟源的比较选择及高性能PLL的发展趋势

在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。     

美国模拟器件公司真双极性多通道ADC

美国模拟器件公司(Analog Devices)发布新的时钟集成电路(IC)系列产品-AD951x和AD9540时钟IC，它们能在当今高性能电子应用中——例如无线基础没施收发信机、仪器和宽带基础设施——满足最严格的信号处理要求。在这些应用中，信号处理方案达到惊人的速度，所以时钟抖动或时钟沿的不确定度可能引起传输误差，并且对系统的总体性能产生不利的影响。该时钟IC具有超低抖动(亚皮秒)性能、     

基于不同映射的光传送网的时钟性能仿真

文章对光传送网(OTN)新的体系架构进行了建模,运用一种新的映射方式将客户信号适配到OTN模型中进行传送.通过对接收端时钟和理想时钟的对比,分析了新旧映射方式对OTN时钟性能产生的影响,证明了新映射方法具有对时钟性能影响更小的优点.此模型和所得结论可帮助光网络系统设计人员在系统设计前衡量和分析网络时钟的性能,以及预估各种映射方式对时钟性能的影响.     

面向成本敏感应用32位微控制器

STM32超值型微控制器整合24MHz ARM Cortex—M3处理器内核和专门为16位应用优化的外设特性，例如，家庭娱乐设备、家电和工业设备。在24MHz时钟和零等待状态闪存访问条件下，STM32超值型的性能达到30DMIPS。     

时钟抖动和相位噪声对采样系统的影响

随着直接中频采样的更高分辨力数据转换器的上市，系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器，或者说，充其量也只能反映问题的一部分。如果对时钟电路的规范和设计没有恰当的了解，你就不能实现这些数据转换器的最佳性能。     

德州仪器时钟发生器可减少多达80％ 电路板组件数量降低高达50％物料成本

德州仪器（TI）宣布推出一款具有业界最佳抖动性能的高度集成的时钟发生器。LMK03806可以帮助设计人员运用一个低成本晶体合成所需的时钟频率，从而大幅减少组件数量多达80％及电路板尺寸和物料成本高达50％．同时它还可实现其它优于传统解决方案的性能。     

ST的AC／DC转换器专用开关芯片适用于离线电源

ADI公司日前在北京发布新的时钟集成电路（IC)系列产品——AD951x和AD9540时钟IC．它们能在当今高性能电子应用中，例如尤线基础设施收发机、仪器和宽带基石础设施．满足最严格的信号处理要求。在这些应用中，信号处理方案达到惊人的速度，所以时钟抖动或者时钟沿的不确定度可能引起传输误差，并且对系统的总体性能产生不利的影响．     

时钟市场挑战加剧，安森美丰富方案从容应对

随着自动测试设备、电信及网络、计算机及消费电子产品复杂度及系统数据传输率／频率的不断提高，系统需要实现更精确的同步、更低的抖动（低于1ps），以及更高性价比的电磁干扰（EMI）抑制。此外，客户还需要半定制化时钟和可编程时钟来尽量提升系统性能和设计灵活性。这些应用趋势对时钟产生技术及频率元件提出了更高的要求。     

你的时钟,我的布线

在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。当电路从前工序设计人员转移到后工序布线工程师时,可以认为时     

准静态单相能量回收逻辑

提出了一种新的准静态单相能量回收逻辑,其不同于以往的能量回收逻辑,真正实现了单相功率时钟,且不需要任何额外的辅助控制时钟,不但降低了能耗,更大大简化了时钟树的设计.该逻辑还可以达到两相能量回收逻辑所具有的速度.设计了一个8位对数超前进位加法器,并分别用传统的静态CMOS逻辑、钟控CMOS绝热逻辑(典型的单相能量回收逻辑)和准静态单相能量回收逻辑实现.采用128组随机产生的输入测试向量的仿真结果表明:输入频率为10MHz时,准静态能量回收逻辑的能耗仅仅是传统静态CMOS逻辑的45%;当输入频率大于2MHz时,可以获得比时钟控CMOS绝热逻辑更低的能耗.     

准静态单相能量回收逻辑

提出了一种新的准静态单相能量回收逻辑,其不同于以往的能量回收逻辑,真正实现了单相功率时钟,且不需要任何额外的辅助控制时钟,不但降低了能耗,更大大简化了时钟树的设计.该逻辑还可以达到两相能量回收逻辑所具有的速度.设计了一个8位对数超前进位加法器,并分别用传统的静态CMOS逻辑、钟控CMOS绝热逻辑(典型的单相能量回收逻辑)和准静态单相能量回收逻辑实现.采用128组随机产生的输入测试向量的仿真结果表明:输入频率为10MHz时,准静态能量回收逻辑的能耗仅仅是传统静态CMOS逻辑的45%;当输入频率大于2MHz时,可以获得比时钟控CMOS绝热逻辑更低的能耗.     

FPGA设计中的组合逻辑与时钟方案

在用HDL设计时，理解综合工具如何解释不同的HDL代码风格和预期结果是非常重要的。设计人员的代码风格会影响逻辑的利用率和时限性能。本文讨论一些基本的设计技术，确保FPGA最佳的综合结果，同时避免一些不可靠和不稳定的因素。设计人员应当认真设计组合逻辑以避免潜在的问题，同时应注意时钟方案保证同步功能。     

便携设备电源管理迎接新挑战

随着手机、PDA等便携电子设备的功能日益丰富，用户对更高性能和更长工作时间的要求成为越来越明显的矛盾。电池技术在近期不会出现较大的突破，因而电源管理正在成为便携式设备设计人员遇到的最主要技术挑战之一。目前系统设计人员广泛采用一些设计技巧来降低系统功耗．如：降低工作电压，优化系统和CPU时钟频率，避免上电过程中的大电流脉     

在设计中重新考虑采用单门器件

系统设计观点看，采用标 准逻辑结构做为组成单元仍将是整个系统设计的一个重要部分。微处理器，DSP，ASIC和定制电路，现在占据很多传统上由标准逻辑功能所占有的设计位置。但是，由于采用更先进的技术方案的成本和复杂性所致，设计人员在特定应用中继续采用标准逻辑。标准逻辑的一个主要应用是把“事情连接在一起”。分立逻辑IC，通常称之为“胶接逻辑”(glue logic）。它们使系统的个别部分与其他部分的通讯更有效。简单的电路功能，如缓冲器，译码器和开关，其设计普及性能在继续增加。需要胶接逻辑的实例包括电路隔离、输入／输出…