手把手教你学CPLD／FPGA设计（十一）上

组合逻辑电路的设计实验 数字逻辑电路系统按功能的不同,可以分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路在任意时刻产生的输出只取决于该时刻的输入,而与电路过去的输入无关。常见的组合逻辑电路有数据选择器、编码器、译码器、加法器等。     

第八讲 用Verilog-HDL做CPLD设计—时序逻辑电路的实现

在第七讲中，已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是：在任意时刻，电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同，其特点是：在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关，而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的实现。     

第八讲用Verilog-HDL做CPLD设计一时序逻辑电路的实现

在第七讲中,已经介绍了组合逻辑电路的实现.组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关.时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关.本讲中将介绍时序逻辑电路的实现.     

巧用卡诺图设计多输出组合逻辑电路

本文通过实例说明逻辑卡诺图在设计多输出组合逻辑电路中的作用.旨在介绍逻辑卡诺图之间的相互关系,以提高广大读者用逻辑卡诺图化简逻辑函数的能力以及设计多输出组合逻辑电路的能力.     

数字集成电路讲座(2)

<正> 第二讲 门电路 门电路是构成组合逻辑电路的基本逻辑部件,也是时序逻辑电路的重要组成部分。 所谓“组合逻辑电路”是指在这种电路中,任意时刻的输出信号仅取决于该时刻的输入信号,而与信号作用前电路原来所处的状态无关。因此,象各种门电路以及以后将要介绍的编码器、译码器、比较器等都属于组合逻辑电路。 所谓“时序逻辑电路”是指在这种电路中,任一时刻的输出信号不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。这一点,正是时序逻辑电路和组合逻辑电路在逻辑功能上的根本区别。以后我们将要介绍的触发器、计数器、寄存器等,均属于时序逻辑电路。由     

CMOS集成电路应用讲座——第二讲 CMOS电路与其他逻辑电路的接口问题

在数字系统中,有时会碰到需要将各种类型的逻辑电路或器件相互连接起来,如从TTL逻辑电路到CMOS逻辑电路,或相反等等.此时,电源可能是一组,也可能是二组.为了使系统能可靠地工作,必须合理地设计;要注意到每种逻辑电路的逻辑摆幅、输入电流、输出驱动能力、抗干扰特性及速度等性能.本文将对各种电路或器件的相互连接问题作一些介绍,考虑到PMOS及HTL电路已日趋淘汰,因此这方面不作详细叙述.(一)公共+5伏电源TTZ→CMOS接口普通TTL电路和CMOS电路的输出、输入电平如图1所示,从图中可见TTL电路的输出低电平完全可以满足CMOS的输入电平,但TTL的输出高电平其最低值(2.4伏)     

Verilog-HDL讲座 第八讲 用Verilog-HDL做CPLD设计——时序逻辑电路的实现

在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的实现。8.1 闪烁灯的实现在目标板上,设计有一个10MHz的时钟源。假如直接把它输出到发光二级管LED,由于人眼的延迟性,我们将无法看到LED闪烁,认为它一直亮着。如果我们期望看到闪烁灯,就需要将时钟源的频率降低后再输出。因此,可以采用如图1所示的逻辑功能框图。其…     

数字逻辑电路的竞争与险象分析

对于数字逻辑电路，由于外界多个输入信号的同时改变，以及自身电路的传输延迟，因而普遍存在竞争现象。本文全面分析组合逻辑电路和时序逻辑电路中竞争出现的条件，对于会导致险象的临界竞争，针对不同的逻辑电路类型分别指出消除险象的具体措施。所得结论对数字逻辑电路分析和设计具有一定指导作用。     

时序电路虚拟仪器仿真状态数据交换研究

采用理论分析与实验验证方法,研究了基于虚拟仪器时序逻辑电路仿真过程中的状态数据交换问题,分析了虚拟触发器单元的构建方法,解决了虚拟储存单元输出状态数据的暂存与传递问题,对新形式下基于虚拟仪器的数字逻辑电路实验、教学方法更新和拓展虚拟仪器应用领域提供了新的思路。     

锁相环式频率合成器的频率控制电路

这里报导的几种控制电路可以决定锁相环的上、下频限和离散的连续频段的个数。在控制电路中,锁相环的除 N 计数器接在 BCD(二一十进制加法器)加法器的输出端,BCD 的第一组输入接在 BCD 开关上,用以决定合成器输出信号的频率下限。扫描时钟电路驱动的十进计数器接在加法器的另一组输入端,可以有选择地递增除 N 计数器的 N。用可编程序的逻辑电路监控十进计数器的输出信号以控制离散频段的个数。另一个可编程序的逻辑电路监控 BGD 加法器的输出以控制合成器输出信号的频率上限。此外 BCD 加法器加上转换开关就能输出更多的频段数。     

Precomputation-based sequential logic optimization for low power

We address the problem of optimizing logic-level sequential circuits for low power. We present a powerful sequential logic optimization method that is based on selectively precomputing the output logic values of the circuit one clock cycle before they are required, and using the precomputed values to reduce internal switching activity in the succeeding clock cycle. We present two different precomputation architectures which exploit this observation. The primary optimization step is the synthesis of the precomputation logic, which computes the output values for a subset of input conditions. If the output values can be precomputed, the original logic circuit can be “turned off” in the next clock cycle and will have substantially reduced switching activity. The size of the precomputation logic determines the power dissipation reduction, area increase and delay increase relative to the original circuit. Given a logic-level sequential circuit, we present an automatic method of synthesizing precomputation logic so as to achieve maximal reductions in power dissipation. We present experimental results on various sequential circuits. Up to 75% reductions in average switching activity and power dissipation are possible with marginal increases in circuit area and delay     

三值绝热多米诺文字运算电路开关级设计

通过对绝热多米诺电路和多值电路的研究,提出一种新颖的低功耗三值文字运算电路的开关级设计方案。该方案首先通过开关—信号理论推导出逻辑0和2的文字运算电路开关级结构式及电路;然后利用三种文字运算之间互斥与互补的约束关系得到逻辑1的文字运算输出信号,同时通过波形转换电路使电路的输出转换为较规则的缓变梯形波;最后利用Spice软件对所设计的电路进行仿真,结果显示所设计的三值绝热多米诺文字运算电路具有正确的逻辑功能,与常规多米诺三值文字运算电路相比,能耗节省约39%。     

1.5V高速全摆幅BiCMOS逻辑电路的研究

分析了影响ＢｉＣＭＯＳ全摆幅输出和高速度的因素,探索了一种新的抑制ＢＪＴ过饱和和反馈网络,提出了具有高速全摆幅输出的ＢｉＣＭＯＳ逻辑单元。该单元可以工作于１．５Ｖ,并且易于多输入扩展,它特别适于ＶＬＳＩ设计。模拟结果表明,该单元实现了优于ＣＭＯＳ的全摆幅输出,且其速度高于同类ＣＭＯＳ电路１０倍以上。     

晶体管实现数字逻辑的方法

介绍了双极晶体管实现数字逻辑的方法。双极晶体管实现的数字逻辑电路简单、输出电流大、驱动能力强、易于进行数模混合，可方便地应用于很多电路。     

High-speed integrated logic with GaAs MESFET's

The feasibility of using GaAs metal-semiconductor field-effect transistors (GaAs MESFET's) in fast switching and high-speed digital integrated circuit applications is demonstrated. GaAs MESFET's with 1-/spl mu/m gate length are shown to have a current-gain-bandwidth product f/SUB T/ equal to 15 GHz. These devices exhibit a 15 ps internal delay in a large-signal switching test. A simple logic circuit consisting of MESFET's and Schottky diodes was monolithically integrated on a semiinsulating GaAs substrate. This logic circuit exhibits a propagation delay of 60 ps with no output load, and 105 ps when its output is loaded by three similar logic gates. A useful bandwidth of approximately 3 GHz is observed.     

和Si ECL电路相兼容的GaAs二输入或非门电路

叙述了用电容二极管场效应逻辑电路形式制作的二输入或非门电路。该电路能很好地解决输入输出与SiECL电路相兼容以及输出能驱动50Ω负载的问题。封装后的电路延迟为300～500ps,功耗小于50mW。     

一种提高DC-DC瞬态响应的误差放大器设计

设计了一种可提高DC-DC瞬态响应的误差放大器,其输出阻抗和补偿电阻随着负载电流的变化动态调整,使系统在不同的负载条件下能够获取足够的相位裕度。同时,设计了采样电路和逻辑选择电路,分别用于检测负载电流变化和选择开关导通。结果显示,采用文中所提出结构,DC-DC的过冲比原来减小了50%。     

Subnanosecond-transient detector using emitter-coupled logic gates

It is shown that tunnel-diode circuits can be made directly compatible with emitter-coupled logic gates. This enables the design of subnanosecond threshold switching circuits with standard logic-gate output levels to be simply achieved. The switching speed of the tunnel diode under these circuit conditions can be calculated, and suitable graphs are given.     

复合卡诺图在多输出组合逻辑电路设计中的应用

为了使设计的多输出组合逻辑电路达到最简,运用复合卡诺图化简多输出函数,找出其各项的公共项,得到的表达式不一定是最简的,但是通过找公共项,使电路中尽量使用共用的逻辑门,从而减少电路整体的逻辑门,使电路简单。结果表明,利用复合卡诺图化简后设计出的电路更为简单。     

数字电路的最优神经网络模型及建立方法

本文研究电路的最优神经网络模型,获得了对任意结构的多输入多输出逻辑电路,都存在一种最优神经网络能表征电路的逻辑功能,通过求解一个线性方程组可以得到这种神经网络的结构.文中也给出了多输入基本门电路的最优神经网络结构及其能量函数的一般表达式.