一种新的加密标准 AES

AES是一种新的加密标准，它是分组加密算法，分组长度为128位，密钥长度为128bits、192bits、256bits三种，分别称为AES－128、AES－192、AES－256。本文介绍了AES的加密算法的加密过程，函数定义，密钥扩展过程。     

基于AES和ECC的混合加密系统的设计与实现

基于AES的加密算法具有速度快、强度高、便于实现等优点和ECC加密算法具有密钥分配与管理简单、安全强度高等优点,采用AES加密算法加密大数据块,而用ECC加密算法管理AES密钥,通过集成AES加密算法和ECC加密算法的优点,实现了加密速度快和安全方便管理密钥的优点,有效地解决了密码体制中速度和安全性不能兼顾的问题。     

保护用户隐私的数据加密与安全存储方案

文中提出了一套保护用户隐私的数据加密与安全存储方案,选择了适合的加密算法和密钥管理方案。通过对比分析不同加密算法的安全性和效率,最终选择了AES 256,RSA等加密算法,并设计了三级密钥管理方案,实现了对密钥的安全存储和分发。在数据存储方面,以eMMC存储器为存储介质,实现了基于角色和权限的访问控制机制,确保用户只能访问其被授权的数据。     

基于AES&RSA混合加密策略的硬盘分区加密技术

针对当前硬盘分区加密策略加密速度慢、安全性低,以及只对数据加密无法实现对应用软件加密的问题,设计了AES(高级加密标准)和RSA(公钥加密算法)混合加密策略,将AES的安全高速与RSA的安全密钥分发体制相结合实现一种新的硬盘分区加密技术.采用驱动层加密技术提升加密速度并实现操作对用户透明,设计简易数字证书和密钥生成模块将用户与密钥一一对应,增强系统安全性.     

面向嵌入式设备的轻量级AES加密通讯系统的设计与实现

针对嵌入式设备,基于128位AES加密算法提出了一种基于软件的轻量化实现方案,利用T型查找表存储方案,将AES加密算法中字节替代、行移位和列混合操作转化成查表操作,并优化内存访问机制,使AES加密算法能够在有限的处理器速度、代码空间、能源使用的环境中运行。在Firefly-RK3399嵌入式开发板上进行了硬件实现,基于TCP/IP的套接字通讯方案,设计了轻量级AES加密通讯系统。采用32字节报文内容、128位的时间动态密钥,进行系统实验,结果表明较传统AES加密算法,在环境因素相同的情况下,所提方法在不降低安全性的同时,加解密速度可提升15.02%。     

AES加密算法FPGA实现

随着时代的不断进步,电子数据的使用越来越广泛,随之而来的便是如何保证电子数据的安全。文章介绍了128位AES加密算法在FPGA上的实现并对其进行验证。采用Verilog硬件描述语言对电路进行设计,通过PC端与FPGA端的串口通信,成功从PC端输入明文和密钥并发送至FPGA开发板,FPGA经过AES加密计算之后将输出的密文返回到PC端,从而实现了AES加密算法在FPGA上的实现与验证。     

AES与ECC混合加密算法的无线数据通信系统设计

提出了一种新的无线数据通信数据加密算法。该算法利用高级加密标准AES加密数据，以ECC加密AES算法的密钥，并用ECC实现数字签名，无线数据系统的接收端对接收的信息进行相应的数据解密，得到原始数据。这样既能快速地进行数据加解密，又能很好地解决密钥分配问题，同时也能完成数字签名与验证功能，具有需求存储空间小、运算速度快、带宽需求低、密钥管理方便等优点，非常适合于无线通信网络环境下的数据加解密通信。     

AES加密算法的原理与设计实现

2001年11月，NIST确定新的加密算法Rijndael为高级加密标准（AES），以取代安全性已经不能满足需要的的原数据加密标准（DES）。AES属于对称分组密码，可用128、192、256位密钥对128位的分组明文明文行加解密。本文在分析其算法结构和性能特点的基础上，作出了具体的设计实现。     

AES算法的研究与其密钥扩展算法改进

种子密钥是高级加密标准(AES)的关键参量,而密钥扩展算法则是保护种子密钥不被盗取的重要实现方法。首先对加密算法的实现方法与过程进行研究,然后详细分析密钥扩展算法的运算过程,最后针对原有算法存在的安全隐患和破解难度不高的缺点,通过循环移位对密钥扩展算法进行改进,提出一种具有"运算方向单一性"的密钥扩展实现策略;并在Keil环境、12 MHz条件下测试各算法。通过实验结果分析得到,在保证运算速率的前提下,这种新算法可以进一步改善AES算法中种子密钥的安全性,并且没有破坏与加密算法间的同步特性。     

基于超混沌和改进AES的图像加密算法

提出了一种新的灰度图像的加密算法。利用超混沌Qi系统的混沌序列发生器生成混沌序列,并对灰度图像进行加密和二值化。截取混沌系统产生的类随机序列作为AES的初始密钥,此方法增强了密钥的随机性和敏感性。为了提高轮密钥的随机性以加强加密算法的安全性,利用混沌算法来获得轮密钥加变换中需要的所有轮密钥,进行字节替换、行移位和列混合。仿真结果表明,该算法比传统的AES具有更大的密钥空间,增加穷举密钥攻击进行解密的难度,且明文与密文不再一一对应,大大增强了图像信息的保密性。     

基于FPGA的AES算法的实现

介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.     

AES的小面积实现

论文简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程,给出了AES的IP核实现,重点分析了小面积实现的关键。这种设计占用资源少,适合对速度要求不高的低端加密芯片。     

防御零值功耗攻击的AES SubByte模块设计及其VLSI实现

 密码器件在执行高级加密标准(Advanced Encryption Standard,AES)时常以能量消耗方式泄漏密钥信息,为有效降低其与实际处理数据之间的相关性,该文提出一种具有防御零值功耗攻击性能的AES SubByte模块设计及其VLSI实现方案.首先,在分析GF(256)域求逆算法的基础上,采用关键模块复用的方法,提出一种更为有效的加法性屏蔽求逆算法;然后依此进一步得到一种新型的SubByte模块结构,实现在不影响对所有中间数据进行加法性屏蔽编码的同时,减少电路的芯片开销、提高电路的工作速度.实验结果表明,所设计的电路具有正确的逻辑功能.与传统SubByte模块比较,该设计的最高工作频率和面积都有较大的优化.     

基于51核的AES算法高速硬件设计与实现

为提高算法的效率,降低密钥运算的复杂度,提升密钥抵抗强力攻击和时间攻击能力,提出一种AES的算法方案。阐述了AES算法原理及片上系统执行AES的工作流程,基于8051软核AES算法IP原理、设计流程以及硬件模块的实现方案,并给出了效率分析及在硬件平台上的验证结果。仿真结果显示,用查表法实现AES,其IP核具有高效性,并可为密码SoC产品的开发体统算法引擎支持。相比较于以往的算法模型,该方案用少量面积换取速度,大幅提高了算法的效率,因此具备良好的应用价值。     

一种应用于GPON的AES加密流水线实现方法

介绍了AES加密的算法过程及应用于GPON中的AES加密技术,针对传统的AES加密实现方法应用于GPON中的所存在的问题,提出了一种AES加密的五级流水线电路实现方法,并用硬件描述语言编程实现.通过仿真和综合,结果表明该方法完全可行并十分有效.     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

High Definition Image Encryption Algorithm Based on AES Modification

In this article, a high-speed and highly restricted encryption algorithm is proposed to cipher high-definition (HD) images based on the modified advanced encryption standard (AES) algorithm. AES is a well-known block cipher algorithm and has several advantages, such as high-level security and implementation ability. However, AES has some drawbacks, including high computation costs, pattern appearance, and high hardware requirements. The aforementioned problems become more complex when the AES algorithm ciphers an image, especially HD images. Three modifications are proposed in this paper to improve AES algorithm performance through, decreasing the computation costs, decreasing the hardware requirements, and increasing the security level. First, modification was conducted using MixColumn transformation in 5 rounds instead of 10 rounds in the original AES-128 to decrease the encryption time. Security is enhanced by improving the key schedule operation by adding MixColumn transformation to this operation as second modification. In addition, to decrease the hardware requirements, S-box and Inv. S-box in the original AES are replaced by one simple S-box used for encryption and decryption in the proposed method. The proposed AES version conducts one of the ciphering modes to solve the appearance pattern problem. Experimental results indicate that the proposed modifications to the AES algorithm made the algorithm more compatible with HD image encryption.     

面向HT的CCMP算法的面积优化实现方法

根据802.11i AES加密/解密算法的要求,配合给定的系统时钟频率,提出了较为节约面积的、极为规则的AES运算电路的实现方法.通过分析系统时钟与系统数据吞吐量的要求,给出了较为合理的面向HT(High Throughput)的802.11i CCMP AES算法系统架构,对其中的AES运算单元的实现方法进行分析比较,得出了较小面积的AES运算单元的实现方案.用Design Compiler做综合分析后发现,优化后的面积比现有的方法至少下降了31%,从而有效地降低了IC的成本.     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

Memory-free low-cost designs of advanced encryption standard using common subexpression elimination for subfunctions in transformations

In this paper, we propose area-efficient Advanced Encryption Standard (AES) processor designs by applying a new common-subexpression-elimination (CSE) algorithm to the subfunctions that realize the various transformations in AES encryption and decryption. The first category of subfunctions is derived by combining adjacent transformations in each AES round into a new transformation. The other category of subfunctions is from the integrated transformations in the AES encryption and decryption process with shared common operations. Then the proposed bit-level CSE algorithm reduces further the area cost of realizing the subfunctions by extracting the common factors in the bit-level expressions of these subfunctions. The separate area-reduction effects of combinations, integrations, and CSE optimization mentioned above are analyzed in order to examine the efficiency of each technique. Cell-based implementation results show that the proposed AES designs can achieve am area reduction rate of about 20% compared with Synopsys optimization results.