新思科技将综合和布局／布线的生产效率提高2倍

新思科技有限公司近日宣布，该公司在其Galaxy设计实现平台中推出了最新的创新RTL综合工具Design Compiler2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。     

Design Compiler 2010将综合和布局布线的生产效率提高两倍

<正>全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司日前宣布:该公司在其GalaxyTM设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010,它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求,工程师们需要一种RTL综合解决方案,使他们尽量减少重复工作并加速物理实现进程。     

基于等价性形式验证的逻辑综合引擎设计研究

本文描述了一个基于等价性验证的逻辑综合引擎，它实现了从RTL级到网表级的综合。设计验证系统的初衷是验证给定设计从RTL级到网表级自动综合后电路的正确性，所以综合引擎本身的正确性是本文首要关注的问题。为了提高等价性验证引擎的工作效率，本文还提出并实现了一系列保持电路相似性的方法。最后，本文以SYNOPSYS的等价性验证工具FORMALITY作为比较，试验结果表明本系统是有效的。     

利用Mentor高层次综合技术(Catapult Synthesis)快速实现复杂DSP算法

为了满足产品上市时间和功能丰富性的要求,越来越多的先进设计公司开始提高设计的抽象层次进行复杂的DSP硬件设计,从RTL级提高到C/C ,以保持产品的持续领先地位.Mentor Graphics的高层次综合工具(Catapult Synthesis)是第一个综合标准的ANSI C 的产品,它可无误地生成针对ASIC/FPGA的高质量RTL代码,且速度比手工编码的快10-20倍.本文以FIR的实现为例,利用Catapult Synthesi s快速探索不同的设计架构,快速地找到性能、面积和功耗之间折衷的最佳实现方案,使得真正的IP复用成为可能,并以图表方式给出不同约束下的面积、延迟和吞吐率(36、3、1时钟周期)的性能,同时提供了集成的验证和综合流程,极大地提高了设计效率.     

基于RTL综合策略的状态机优化方法

有限状态机及其设计技术是数字系统设计中的重要组成部分,是实现高效率、高可靠性逻辑控制的重要途径.良好的状态机的实现不仅与状态机的设计有关,而且与采用的综合策略密切相关.Synopsys公司的Design Compiler(设计编译程序)提供了针对状态机的综合优化策略,文中叙述了基于RTL(寄存器传输级)综合策略的有限状态机优化方法.     

Cadence综合技术提供新的方法来实现低功耗

Encounter RTL Compiler借助单一过程全局综合技术实现功耗、时序及面积上的优化Cadence设计系统公司发布了专为CadenceEncounter RTL Compiler综合技术实现新的低功耗能力,可提升芯片质量(QoS)。Encounter RTLCompiler现在通过将多目标全局优化扩展到动态及泄漏功耗优化,以一种全新的方式实现了低功耗。该单一过程解决方案改进了电源、时序和面积以求获得更高质量的芯片。Encounter RTL Compiler的整个低功耗综合解决方案在所有目标的同步优化上是独一无二的,带来了最快的芯片实现途径。从事纳米规模设计的工程师们对功耗最为关…     

16位微控制器的设计与实现

为了提高嵌入式系统的集成度,降低系统成本,设计出一款16位复杂指令集微控制器软核IP,可以集成于FPGA内部.该设计采用基于寄存器传输级RTL(Register Transfer Level)的设计方法,并进行FPGA而综合实现.实验结果表明,该微控制器只占用3565个LE(Logic Element),面积较小;在性能上其译码周期小于Intel 8096;并与MSC-96指令集兼容,基本具备实际应用价值.     

RTL综合中FPGA片上RAM工艺映射

RAM（Random-Access-Memory,随机存储器）是FPGA（Field Programmable Gate Arrays）片上最重要的宏单元之一,RTL（Register-Transfer-Level）综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来的技术难题,提出了一种RAM工艺映射方法,即建立工艺无关的RAM统一模型,在模型基础上通过建模、模式匹配、造价计算、绑定四步实现.该方法应用于RTL综合,可以将多种RAM源描述有效地映射到最佳类型和数量的FPGA片上RAM资源.实验数据表明采用该方法实现的RAM工艺映射效果和主流FPGA综合工具--Synplify和XST相当,该模块已经集成在自主开发的RTL综合工具--Hqsyn中并实现商用.     

信息动态

Mentor Graphics的Precision RTL综合工具 Actel公司和Mentor Graphics公司宣布最新版本 的Mentor Graphics Precision RTL综合工具可在使用 Actel以flash为基础上电即行ProASIC Plus系列 FPGA器件的设计中大幅提升性能。与先前软件版本 相比,使用Precision RTL综合工具的客户预计可提升 时钟频率平均达18％。Precision RTL综合工具完全集 成在Actel的Libero 6.0集成设计环境中,让设计人员 可设定更高的频率,甚至在现有的设计流程中实现更 高的ProASIC Plus器件性能提升。经Actel详细测试, 涵盖达30000个逻辑单元的多种设计。ProASIC Plus 系列器件系统门密度在75000至100万个系统门之 间,它集精细颗粒和单芯片的类ASIC架构与非挥发 性Flash配置存储器于一身,是ASIC以外的理想选择。     

门控时钟技术在RTL功耗优化上的应用

本文简单介绍了门控时钟技术应用于RTL级功耗优化的原理.针对具体的RTL实例,利用门控时钟技术实现了RTL的功耗优化.实验结果表明：在采用门控时钟技术后,设计的功耗得到了显著降低,而代价则是增加很小的芯片面积.     

Synopsys推出用于早期RTL探测的DC Explorer

在当前的庞大而复杂IC的早期RTL设计开发阶段,设计数据有多个来源,并且一致性和完整性程度各有不同。工程师们缺少一种快速而有效的方式来试探和完善数据、修复设计问题和为RTL综合创建一个更好的起始点,进而形成一个高度融合的实现流程。针对这一问题,新思科技有限公司日前宣布:其Galaxy设计实现平台上又增加最新的工具DC Explorer,以显著加快高质量设计数据的开发速度。     

基于FPGA的数字解扩解调模块设计及实现

提出了一种适用于直扩通信系统的解调解扩模块.分析了该电路的基本原理及其实现技术,详细讨论了各电路模块的设计实现方法,并采用自顶向下和模块化的设计思想,利用Verilog语言,通过仿真和综合,最后在FPGA上硬件实现.给出了电路实现后的仿真结果及RTL图,结果表明该环路性能优良,能够达到项目的设计指标要求,对工程设计有一定的参考价值.     

新一代物理设计工具贯穿物理综合和布线

Synopsys推出新一代物理实现工具Galaxy IC Compiler，它将物理综合、时钟树合成、布线、成品率最佳化与验收(sign-off)相关性等功能整合在一起。该工具将代替Synopsys的物理综合工具Physical Compiler和Astro布线器。作为Synopsys Galaxy设计平台的核心，与该平台中的RTL综合工具Design Compiler一起，构成从RTL到GDSII流程的全面解决方案。     

软件

RTL工具提升FPGA性能Mentor Graphics Precision RTL综合工具通过配置特定的结构算法,增强精确的时序驱动综合技术和采用多种优化技术,使ProASIC Plus系列FPGA的时钟频率平均提升了18%。PrecisionRTL综合工具完全集成在Actel的Libero6.0 IDE中,让设计人员可设定更高的频率,在现有的设计流程中实现更高性能提升。Mentor Graphicshttp://www.mentor.com进行射频仿真的EDA工具EDA工具VeloceRF可对射频芯片和系统级封装进行快速的全芯片射频建模,所带的感应系数建模器可支持提取螺线管电感、变压器和RF互连的RLCk参数。此外…     

一种32位浮点DSP中的串行通信口的设计

简要介绍串行通信口芯片的接口、功能,详细讨论了串行通信口的系统级、行为级、RTL级的设计过程,并在RTL级设计中提出了几种实现资源共享的方法,精简了系统设计结构,有效地减小了芯片的面积.     

一种自动生成状态机RTL代码的方法

集成电路设计中,状态机的代码实现具有一定规律性.根据该规律通过某种方法自动生成状态机RTL代码,可以提高设计设计效率.此项方法首先由Matlab中的Stateflow工具输入状态转移图,利用基于Tcl/Tk的软件提取其中有用信息,再进行状态机RTL代码生成,完成转换过程.该软件的成功设计和应用证明了此方法的可行性和实用性.     

FPGA开发环境融合了物理综合技术和RTL调试工具

为调试FPGA提供图形化的物理综合流程和可视性功能 Synplify Premier为FPGA设计提供了综合环境，其物理综合流程融合了图形化物理综合技术和基于Identify RTL调试期的RTL调试工具。     

一种基于DSP的数据以太网传输系统

为了满足高速信号处理要求,本文设计和实现一种基于DSP的高速数据以太网传输及处理系统,能够实现超过1M字的采样,并实时通过以太网传输给上位机.通过32位150M快速DSP(TMS320F2812)控制CPLD(EMP240)驱动10M的RTL8019AS网络芯片,实现了DSP和上位机的以太网数据传输,速度超过1M.利用数字信号处理器DSP和RTL8019AS实现了以太网数据的实时传输,完成了以TMS320F2812为核心处理系统与以太网连接的硬件接口.应用此硬件平台实现了嵌入式TCP/IP协议,完成了通过以太网和机之间传输数据.     

基于SystemC的GPU参数分配单元硬件TLM建模

为了研究GPU参数分配单元处理OpenGL绘图命令和功能命令的顺序性机制,采用SystemC建模语言,基于硬件事务级建模(Transaction-Level Modeling,TLM)思想,详细描述了GPU参数分配单元模型的模块、接口、进程等建模过程,模型之间时钟和事件同步,模块之间通过端口和层次化通道通讯,具有建模效率高和仿真速度快的优点.最后通过仿真结果验证了架构和算法的正确性,实现了在RTL设计之前尽可能早的对架构和算法进行探索和验证,为RTL设计提供参考依据,加速了GPU的软硬件协同设计.     

TM1300多媒体DSP的百兆以太网通信接口的设计实现

主要研究TM1300多媒体数字信号处理器(DSP)在pSOS嵌入式操作系统下的100 Mbit/s高速以太网接口的设计与实现.硬件方面,介绍了TM1300系统与RTL8139以太网驱动芯片通过PCI总线互连的实现方式,重点介绍了其中PCI仲裁器的设计和PCI配置空间地址的设置方法;软件方面,介绍了在DSP端内嵌的pSOS操作系统下开发软件驱动RTL8139芯片的方法,重点描述了pSOS的pNA 网络组件的NI接口、RTL8139芯片收发数据的控制方式、驱动程序的发送缓存管理、TM1300访问PCI空间的途径以及内存与数据缓存一致性等要点.最后从速率、可靠性、效率3个方面对实现的以太网通信接口进行了测试,给出了详细的实测结果.测试结果显示,与基于RTL8029芯片开发的以太网接口相比,各项性能均有较大提高.