基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3～7.6。     

DMR: 兼容RISC-V架构的乱序超标量通用处理器核

DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12MHz,在14nm工艺下主频可达到2GHz.     

嵌入式系统超标量体系CPU的高效软件优化技术

阐述实际电力自动化装置开发过程中如何提升嵌入式系统CPU运行效率,进行软件效率优化。虽然现代超标量体系结构的CPU标称性能很强大,但需要采取有针对性的措施进行优化,才能发挥其真正性能。在实践中,根据超标量体系结构CPU的特点,有针对性的进行软件优化和代码重构,优化前后性能有大幅度的提升。这说明CPU体系结构特定的软件优化对发挥系统性能有着至关重要的影响。     

嵌入式RISC-V乱序执行处理器的研究与设计

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器.处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集.采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求.在...     

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器.通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效.在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不...     

一种低开销高性能的RISC-V处理器设计

随着无线连接、大数据、人工智能技术的快速发展,嵌入式领域的设备开始具备更多的感知能力和更灵活的网络连接功能。从应用的发展趋势来看,这些设备不仅需要超低功耗,而且需要具备更强大的数据采集和处理能力。基于性能和功耗的折中要求,本文提出了一种低开销、高性能、顺序取指、乱序执行的RISC-V处理器架构。首先详细介绍了各级流水线之间的结构和内在逻辑关系,最后对处理器的性能做了跑分测试。     

RISC-V架构的一种指令自动对齐电路

基于RISC-V指令集架构实现了一种指令自动对齐电路。该电路可以将指令缓存发送过来的32位指令数据进行分解,从中解析出正确的指令。当指令缓存发送过来的32位指令数据对应的地址不是4字节对齐时(地址的低两位不是00)时,该电路可以自动将下一拍取指令数据的地址对齐到4字节,同时给出指令是否有效的指示标识;当指令地址4字节对齐时,该电路对指令数据进行分析,给出指令有效的标识、指令和对应指令的实际地址。给出的指令对齐电路的延时为4级两输入逻辑门,适用于高频标量处理器的前端取指令电路。     

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核（SoC侧）之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.     

乱序超标量处理器核的功耗优化

为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出。除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗。对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗。     

支持RISC-V向量指令的汇编器设计与实现

Vector computing can effectively improve the computing efficiency of computers and reduce unnecessary hardware overhead. With the improvement of CPU computing capability, the expansion of register number, and other hardware development trends, vector computing has becoming one of the widely used technologies to improve the CPU performance. The RISC-V architecture, which is highly focused on, also needs vector technology to improve the architecture performance. The open source RISC-V assembler only support standard instructions, and does not support vector instructions until now. In order to support RISC-V vector instructions, this paper details the design and implementation of RISC-V assembler supporting vector instructions.     

超标量处理器乱序提交机制的研究与设计

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存(ROB)阻塞问题,提出一种指令乱序提交机制.通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险,同时利用指令目的寄存器编码提交模式...     

基于RISC-V处理器的固件更新系统设计

为简化嵌入式开发人员更新RISC-V处理器固件的操作流程,提出了一种易操作、高效且稳定的固件更新系统设计方法,包括BootROM引导流程设计和在应用中编程(in-application programming,IAP)设计.在BootROM引导流程设计中,通过启动参数再配置的方法,可使此引导流程兼容多种启动模式,如SR...     

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准.在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求.将浮点处理器与一...     

基于FPGA的RISC-V CPU矩阵乘法定制指令实现

RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,尤其是基于FPGA实现的RISC-V CPU可以为不同应用场景进行定制优化。本文主要研究了对在FPGA中实现的RISC-VCPU添加硬件实现的自定义指令的方法,并以信号处理中常见的矩阵乘法为例,增加专用的矩阵乘法指令对重复耗时的矩阵运算进行加速,提升其在特定应用领域的整体系统性能。     

RISC-V架构的开源处理器及SoC研究综述

RISC-V是一种新的指令集架构,发布以来得到了大量关注,在描述了RISC-V的产生背景、基本设计的基础上,简单比较了其与现有的开源指令集架构、商业指令集架构的优劣,然后详细介绍了现有的采用RISC-V架构的开源处理器、开源SoC,并展望了RISC-V的未来发展.