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在分析了SCSI应用系统结构和常规设计方法的基础上,提出了一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案,其中应用系统控制核心选用了基于NIOS软核的微处理器,将SCSI控制单元的外部主机处理器,DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现,在能充分利用逻辑器件资源的同时,使得设计更紧凑、灵活、高速和可靠, 相似文献
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研究了嵌入式软逻辑控制的实现及应用,选用ARM9微处理器和嵌入式Linux操作系统构建了软逻辑控制器软硬件平台。由于Linux环境下的控制程序开发较为复杂,所以基于VC/MFC和Cygwin开发了一款图形开发软件,实现在PC环境下通过功能块编程方式编写软逻辑控制程序。使用者能够在线监控程序运行状态及调整模块参数,从而实现了编辑、编译和调试运行的无缝接合。测试表明,该系统使用户开发和调试软逻辑控制程序更加方便,对于替代传统PLC的场合具有一定的应用价值。 相似文献
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文中研究了一种基于傅立叶变换和 Nios 软核控制器的硬件音频信号分析方法,并构成一种音频信号分析仪.该仪器通过 Avalon-ST 总线有效的把 FFT IP 核与 Nios 软核处理器有机的结合起来,在 FPGA 芯片上配置 NiosII 软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,该结构使得软件和硬件集成到一片可编程逻辑器件平台上,使设计同时获得软件的灵活性以及硬件的高性能优势.设计中,在 Altera EP2C35系列 FPGA 芯片中嵌入 NiosII 软核处理器,使之集成在一片 FPGA 上,开发效率高、灵活性强,能较好地满足的市场需求 相似文献
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介绍了一种基于可编程片上系统(SOPC)的光纤通道(FC)网络接口卡(NIC)的总体设计方案;该方案采用了NiosⅡ软核处理器的嵌入式技术;并将NiosⅡ软核处理器和网络接口卡的控制逻辑集成在一块FPGA芯片中;且数据的发送和接收采用流水技术。测试结果表明该设计方案达到了设计要求,通信性能稳定可靠;该方案极大地提高了系统的集成度和稳定性,使NIC的通信协议得到了极大的简化;由于能够灵活的自定义外设,因此也能够加快NIC开发速度。 相似文献
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针对模块化机器人控制,提出一种基于FPGA的片上多核主控制器设计方案。利用SOPC技术在单一芯片上设计两个完全不同结构的核心:Nios II软核处理器和协处理器。详细介绍了机器人控制的路径规划流程、Nios Ⅱ软核体系、协处理器的构架及接口以及基于SOPC的片上多核系统实现。实验结果验证了多核主控制器设计的可行性。 相似文献
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文中研究了一种基于傅立叶变换和Nios软核控制器的硬件音频信号分析方法,并构成一种音频信号分析仪。该仪器通过Avalon—ST总线有效的把FFT IP核与Nios软核处理器有机的结合起来,在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,该结构使得软件和硬件集成到一片可编程逻辑器件平台上,使设计同时获得软件的灵活性以及硬件的高性能优势。设计中,在AlteraEP2C35系列FPGA芯片中嵌入NiosⅡ软核处理器,使之集成在一片FPGA上,开发效率高、灵活性强,能较好地满足的市场需求。 相似文献
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基于双DSP的实时图像处理系统的设计 总被引:4,自引:0,他引:4
应用两片TI公司的数字信号处理器TMS320C6416为核心,以可编程逻辑阵列CPLD进行逻辑控制,采用2片现场可编程门阵列FPGA分别作为图像预处理和2片DSP之间的通信,实现了实时的基于灰度变换的图像目标识别处理.重点介绍了系统的硬件组成、灰度变换的工作原理和应用. 相似文献
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基于SOPC的条形码识别系统设计 总被引:1,自引:0,他引:1
本文提出了一种基于NIOS Ⅱ嵌入式软核处理器的条形码识别系统的实现方法.该系统在altera公司的cyclone Ⅱ系列芯片上实现,采用sopc builder里的组件生成了片上系统作为控制核心,同时可以通过GPRS发送信息. 相似文献
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在控制领域,随着基于FPGA的NIOS Ⅱ软核处理器的广泛应用,NIOS Ⅱ的Avalon总线与外设的接口IP(知识产权)核的研究就显得很有价值.该设计结合FPGA实现了编码器脉冲的整形、滤波、倍频、鉴相、计数和锁存功能,然后运用Verilog语言完成了计数模块与Avalon总线的接口IP核设计,最后采取SOPC(可编... 相似文献
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Experience with a Hybrid Processor: K-Means Clustering 总被引:2,自引:0,他引:2
Maya Gokhale Jan Frigo Kevin Mccabe James Theiler Christophe Wolinski Dominique Lavenier 《The Journal of supercomputing》2003,26(2):131-148
We discuss hardware/software co-processing on a hybrid processor for a compute- and data-intensive multispectral imaging algorithm, k-means clustering. The experiments are performed on two models of the Altera Excalibur board, the first using the soft IP core 32-bit NIOS 1.1 RISC processor, and the second with the hard IP core ARM processor. In our experiments, we compare performance of the sequential k-means algorithm with three different accelerated versions. We consider granularity and synchronization issues when mapping an algorithm to a hybrid processor. Our results show that speedup of 11.8X is achieved by migrating computation to the Excalibur ARM hardware/software as compared to software only on a Gigahertz Pentium III. Speedup on the Excalibur NIOS is limited by the communication cost of transferring data from external memory through the processor to the customized circuits. This limitation is overcome on the Excalibur ARM, in which dual-port memories, accessible to both the processor and configurable logic, have the biggest performance impact of all the techniques studied. 相似文献
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介绍了利用NIOSⅡ软核处理器设计嵌入式测试系统的两类系统架构,详细讲述了基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计方法;最后结合EP2C8Q-208C8型FPGA芯片,利用Verilog语言描述A/D芯片的工作时序逻辑,利用NIOSⅡ软核处理器设计串口处理单元,将A/D采集的数据通过串口发送到计算机显示。实践表明,利用NIOS II软核处理器设计嵌入式测试系统,具有开发周期短,系统集成度高,功能灵活多样等特点,与传统利用单片机设计嵌入式测试系统相比,具有时钟频率高、运行速度快、调试方便等特点,是一种值得推广的嵌入式测试系统设计方法。 相似文献
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基于SOPC的边界扫描测试控制器IP核设计 总被引:2,自引:1,他引:1
在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。 相似文献
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开发海洋潮流能对缓解能源危机具有重要意义,电力变换系统是潮流能发电系统的关键技术之一。提出了一种利用SOPC技术实现潮流能发电电力变换控制系统的设计方法,采用单片高性能FPGA芯片构建双NIOSⅡ软核系统,其中一个NIOSⅡ处理器负责系统任务调度和能量管理,一个NIOSⅡ处理器负责电力变换控制和异常诊断。针对电力变换系统的信息数据特点,提出了基于RAM、FIFO、GPIO的双NIOSⅡ处理器握手机制,并给出了系统的具体设计实现。该双NIOSⅡ处理器系统提高了系统的任务调度灵活性、控制算法处理速度和应急处理能力。 相似文献
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IP core implementation of a self-organizing neural network 总被引:1,自引:0,他引:1
This paper reports on the design issues and subsequent performance of a soft intellectual property (IP) core implementation of a self-organizing neural network. The design is a development of a previous 0.65-/spl mu/m single silicon chip providing an array of 256 neurons, where each neuron stores a 16 element reference vector. Migrating the design to a soft IP core presents challenges in achieving the required performance as regards area, power, and clock speed. This same migration, however, offers opportunities for parameterizing the design in a manner which permits a single soft core to meet the requirements of many end users. Thus, the number of neurons within the single instruction multiple data (SIMD) array, the number of elements per reference vector, and the number of bits of each such element are defined by synthesis time parameters. The construction of the SIMD array of neurons is presented including performance results as regards power, area, and classifications per second . For typical parameters (256 neurons with 16 elements per reference vector) the design provides over 2 000 000 classifications per second using a mainstream 0.18-/spl mu/m digital process. A RISC processor, the array controller (AC), provides both the instruction stream and data to the SIMD array of neurons and an interface to a host processor. The design of this processor is discussed with emphasis on the control aspects which permit supply of a continuous instruction stream to the SIMD array and a flexible interface with the host processor. 相似文献
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设计一种以Altera公司生产的CycloneII系列EP2C8Q208C8器件为核心实现高精度计数功能频率测量仪,本频率测量仪对传统的等精度测量方法进行改进,采用SOPC设计技术对NIOS II软核处理器进行浮点数据运算处理。整个电路采用模块化设计,系统测量精度高,频率测量范围为1Hz--10MHz,并利用液晶显示器对测量的频率进行实时显示,可读性好。 相似文献
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基于系统级FPGA/CPLD的SoPC嵌入式开发研究 总被引:1,自引:0,他引:1
针对基于系统级FPGA/CPLD的SoPC嵌入式设计特点,介绍采用SoPC Builder设计工具有选择地将处理器、存储器、I/O等系统设计所需的IP组件集成到PLD器件上,也可以通过自定义用户逻辑集成到PLD器件上的开发方法,构建高效SoC。文中分析了嵌入式处理器Nios软核的特性,并给出了基于Nios内核的SoPC软硬件开发流程和白定义用户逻辑的软硬件设计过程。 相似文献