实用化静磁表面波带通滤波器研究

根据静磁表面波的基本理论建立了静磁表面波带通滤波器的设计模型 ,以实用化的静磁表面波带通滤波器为目标 ,重点考虑了静磁表面波带通滤波器的中心频率与带宽控制问题 .依据模型对滤波器进行了设计、制作和测试 .实际制作的滤波器性能指标为 :中心频率调谐范围为 4 .2～ 5 .2GHz、3dB带宽 180MHz± 6MHz、插损 11dB左右、带外抑制大于 30dB ,与理论设计结果基本一致 ,从而得到了实用化静磁表面波静磁波带通滤波器的原形 .进一步提高器件的中心调谐频率 ,在毫米波段将有广阔的发展前景 .     

静磁表面波传输各向异性研究

建立了在实际ＹＩＧ／Ａｌ２Ｏ３／金属层状结构中的静磁表面波各向异性色散理论，利用数值计算方法研究了偏离正常传输方向φ角时的波矢－频率（ｋ－ｆ）和群延时－频率（τｒ－ｆ）的色散特性，随φ角的增大，色散加剧，群延时增大，但可激励静磁表面波的理论带宽变窄，φ存在一极限值，且在靠近静磁表面低频限的频率范围内φ的极限值也是色散的，与Ａｌ２Ｏ３层的厚度有关。     

高性能静磁表面波带通滤波器设计

静磁表面波由于其易激发性和色散的可控性得到了较多的应用，可利用其制作高性能的静磁表面波带通滤波器。文中详细阐述了高性能静磁表面波带通滤波器各部分的设计方法，并利用仿真和实验结果证明了设计思路及方法的正确性．     

阶梯接地式静磁表面波延迟线的研究

本文利用阶梯式接地结构来控制静磁表面波(MSSW)延迟线的色散特性,阶梯各级平面的长度及其与磁性薄膜的距离被优化选取以得到期望的延迟-频率特性,利用这种技术设计并研制出中心频率为4.0GHz、带宽为400MHz的时间延迟与频率呈线性关系的MSSW线性色散延迟线,和中心频率为3.95GHz、带宽为200MHz的时间延迟不随频率变化的MSSW非色散延迟线.     

一种静磁表面波滤波器带宽控制的有效方法

根据静磁表面波的各向异性色散与传输基本理论，建立了静磁表面波带通滤波器的带宽控制模型。在中心频率及基本带宽一定的情况下，通过调节磁场的方向实现了31MHz的带宽调整。实验结果表明所提出的静磁表面波带通滤波器的带宽控制技术是一种能够有效地控制带宽且易实现的解决方案。     

GdFeCo/AIN/DyFeCo静磁耦合多层薄膜磁化方向转变的研究

对GdFeco／AIN／DyFeco静磁耦合多层薄膜变温磁化方向变化进行了研究。结果表明读出层GdFeCo随温度上升从平面磁化转变成垂直磁化，转变过程中受饱和磁化强度(M)和有效各向异性常数影响，但主要受饱和磁化强度(M)的影响。在高温时读出层的磁化强度很小，退磁场能减小，在静磁耦合作用下，使GdFeCo读出层的磁化方向发生转变，而且磁化方向的转变在较小的温度范围内变化较快。     

线性和非线性静磁表面波能流的受控偏转特性

针对波矢Ｋ与外偏置磁场Ｈ０成任意角度的静磁表面波提出了传播截止角的概念，给出了依赖于强度的非线性色散方程，研究揭示了线性和非线性静磁表面波能流方向受Ｈ０方向控制在０～９０°范围内可调的特性。     

GdFeCo/AlN/DyFeCo静磁耦合多层薄膜磁化方向转变的研究

对 Gd Fe Co/Al N/Dy Fe Co静磁耦合多层薄膜变温磁化方向变化进行了研究。结果表明读出层 Gd Fe Co随温度上升从平面磁化转变成垂直磁化 ,转变过程中受饱和磁化强度 (Ms)和有效各向异性常数影响 ,但主要受饱和磁化强度 (Ms)的影响。在高温时读出层的磁化强度很小 ,退磁场能减小 ,在静磁耦合作用下 ,使 Gd Fe Co读出层的磁化方向发生转变 ,而且磁化方向的转变在较小的温度范围内变化较快。     

SDH系统中去同步器泄漏率算法的研究

介绍了一种SDH系统中去同步器的比特泄漏率算法,该算法适用于基于相位扩散技术的去同步器。它监测TU指针调整计数器,根据指针调整的速度,在不同的区间采用不同的算法,使得输出的E1接口指标完全达到ITU-T相关标准要求,而且占用CPU较少的资源,具有一定的先进性。     

SDH／非SDH接口界面的定时

同步数字系列ＳＤＨ的迅猛发展及传统准同步数字系列ＰＤ 量共存，导致了许多业务须在ＳＤＨ及非ＳＤＨ接口界面上传送。非ＳＤＨ接口定时一秀从传统的ＰＤＨ２０４８ｋｂｉｔ／ｓ数据信号中提取但ＳＤＨ网络中由于指针调整机制的引入，使得２０４８ｋｂｉｔ／ｓ数据不再能传递定时信息，这就给ＳＤＨ／非ＳＤＨ接口界面的定时带来问题，本文提出了再定量及改进解同步器等２种解决这一问题的方法，并给出了应用实例。     

SDH解同步电路设计

在SDH同步系统中,解同步电路直接关系到输出抖动的指标,设计的关键是比物泄漏和锁相环电路,本文使用自适应比特泄漏法,给出了一个比特泄漏和锁相环电路设计实例,并给出测试结果。     

SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

SDH中恢复四次群时钟的自适应预测法

同步数字系列(SDH)中的指针调整引入了8bit或24bit的大幅度抖动,为了处理这一抖动,提出了一种数字化处理方法——自适应预测法,可以作为预处理方法应用于SDH中的四次群时钟恢复。文章主要以从STM-1中恢复四次群信号为例,对该方法的应用做详细介绍,并对其性能进行分析。     

一种减小SDH指针调整抖动的方法

ＳＤＨ指针调整抖动是ＳＤＨ网的主要传输损伤之一，如何抑制它已成为研究ＳＤＨ的关键技术之一。文中提出一种新的抑制指针调整抖动的方法－－数字滤波法，并分析了它的原理和实现方法，最后给出了模拟结果。     

一种新型通用全数字时钟匀滑技术

针对锁相环在匀滑含有低频大幅度的抖动和漂移的时钟时有诸如同步和捕捉范围很窄、容易失锁等缺点,提出了一种新的全数字时钟匀滑技术─统计预测法.其主要思想是用一个周期的统计结果来预测下一个周期的处理值.从该方法的原理和性能分析可知,其可有效的匀滑各种抖动和漂移,抖动积累较小,同步和捕捉范围很宽,可以匀滑不同频率的时钟.另外,改进的变周期的统计预测法也可使捕捉时间降到合适的长度,以适用于不同场合.     

一种用于以太网传送E1信号的时钟恢复电路的设计与实现

提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法,同时把数字滤波器融入其中,采用小数分频器构成数控振荡器,从随机以太网信号中恢复E1时钟信号。经硬件实验证实,电路的性能指标完全可以满足ITU-T的有关标准。该电路结构简单,易于集成到ASIC中去,有较强的实用性,便于推广应用。     

锁相环在SDH网络中的应用

在同步数字网络中,同步是数据流正确传输的基础,因此同步技术是数字传输领域的关键技术。为了实现网络的同步,业界普遍采用锁相技术,因为锁相环的性能优越,尤其是数字锁相环的可调范围更宽而且更容易实现。文中以SDH(同步数字系列)技术为例,介绍了以锁相环为基础的同步技术的原理和特点,根据SDH网络中的同步结构和方式,提供了锁相环在SDH网络同步中的具体应用方案,着重分析了这种结构的特性。这种方案在实际应用中有较好的稳定性,对各种网络的同步是一种很好的参考。     

高性能数字时钟数据恢复电路

设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。