DSP和FPGA的双核并行通信方法设计与应用

为解决雷达信号处理系统双核通信问题,设计了两种DSP和FPGA之间的并行通信方法,分别通过DSP的外部接口XINTF访问FPGA内部FIFO和双口RAM,利用DSP的读写使能信号作为FIFO和RAM的读写时钟信号.通过对两种并行通信方法进行对比分析,指出雷达信号处理系统中双核通信应该采用DSP和FPGA内部FIFO的方法.     

基于PCI接口芯片外扩FIFO的FPGA实现

介绍了PCI 9054接口芯片的性能及数据传输特点,提出了一种基于PCI 9054外扩异步FIFO(先进先出)的FPGA(现场可编程门阵列)实现方法.由于PCI 9054内部FIFO存储器主要用于数据的读写控制,容量有限,不能满足半实物仿真系统数据传输的要求.因此,本文利用FPGA来实现外扩异步FIFO的方法.该方法采用模块化的设计思想,用FPGA作为系统的控制核心,解决了半实物仿真系统数据传榆过程中由计算机中断而引起的数据传输间歇性问题.     

USB协议的下的PC机与FPGA的数据通信

该文通过设计EZ_USB FX2CY7C68013A芯片与FPGA的接口电路,并基于USB协议来实现PC机与FPGA的数据通信。详细介绍了固件程序的设计,Slave FIFO模式特性,CY7C68013A芯片的Slave FIFO接口模式与FPGA的电路设计以及与FPGA接口的读写VHDL语言设计。     

FPGA中QDRII+SRAM FIFO接口设计

为了实现模块化设计,缩短FPGA的开发周期,提出了基于Xilinx Virtex-7 FPGA的QDRⅡ+ SRAMFIFO接口设计方案.借鉴标准FIFO的设计思想,结合QDRⅡ+SRAM控制器的特点,设计基于QDRⅡ+ SRAM控制器的FIFO接口.通过原型机测试,验证了该接口不仅具有标准FIFO的功能,而且具有存储空间大等优势.     

采用FPGA扩充PCI 9052外部FIFO

本文讨论了利用FPGA扩充PCI 9052外部FIFO的方法，同时给出了用FPGA实现的扩充FIFO的重要的性能评估参数。     

一种基于格雷码的异步FIFO设计与实现

介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的仿真及综合结果。     

基于Verilog HDL的AD7685采样控制器的设计

针对高速模/数转换器件采用单片机控制存在的问题,结合AD7685的工作原理,采用FPGA控制A/D转换器工作,利用Verilog HDL硬件描述语言采用自顶向下的开发模式设计了AD7685采样控制器,并调用FPGA内部逻辑资源搭建而成的FIFO做为缓存.文中介绍了如何生成FIFO宏模块及其调用方法,同时给出了部分程序代...     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

一种新型的FPGA实现RS422串口通信方法

在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性。     

FPGA中软FIFO设计和实现

在现代电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题.异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FPGA的异步FIFO设计方法.使用这种方法可以设计出高速、高可靠的异步FIFO.     

FPGA与PCI-E总线在声靶控制器中的应用

针对现有声靶控制器在应用中的局限性,设计了一种基于FPGA和PCI-E总线的多功能声靶控制器;控制器以FPGA为核心,通过对控制器进行功能划分,在FPGA实现了A/D、D/A的控制器,数据FIFO,前置电路逻辑控制器,和系统时序控制器;最后以第三代计算机总线PCI-E为数据接口,完成控制器与计算机的数据交换;经过时序仿真和在实际中的应用,控制器达到了设计的功能和指标,验证了设计思想的正确性。     

高速全数字解调器的一种在线调试方法

提出一种高速全数字解调器的在线调试方法,灵活运用FIFO捕获并缓存包含错误信息的相关数据,解决了高速、海量数据流中难以捕获偶发性错误信息的难题,为程序缺陷分析提供条件,可直接用于高速全数字解调器的后期调试,其基本思想适应于其他高速逻辑的FPGA调试。     

双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.     

通用异步串行通信接口的IP核设计

面对基于传统IC芯片的微电子应用系统设计技术向基于知识产权核的片上系统SoC技术发展的趋势,以IP构件为基础的设计复用思想已经应运而生。通用异步串行通信接口因其可编程特性和高度兼容性,在各类MCU、MPU以及DSP芯片设计中得到了广泛的应用。本文介绍了一种以状态机为控制核心,内部带有16字节缓冲FIFO的通用异步串行通信接口IP核的设计。本设计采用VHDL语言描述,用FPGA实现并通过了仿真验证。     

基于EZ-USB FX2的多路同步数采固件设计

基于EZ-USB FX2(CY7C68013)芯片的特点,结合A/D芯片MAX115实现多路模拟量的同步采集.着重介绍了EZ-USBFX2芯片的内部FIFOs和通用可编程接口(GPIF),并对其在固件程序中的具体应用和固件程序的实现作了详细论述.     

基于Gray码的异步FIFO接口技术及其应用

本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术,介绍了利用Gray码作异步FIFO指针的方法。这些技术和方法对于异步逻辑的设计具有广泛的参考意义。     

Design and verification of an efficient WISHBONE-based network interface for network on chip

In this paper, a generic asynchronous First In First Out (FIFO) based WISHBONE compatible plug and play Network Interface (NI) for Network on Chip (NoC) is designed and verified. Four different types of encoded asynchronous FIFOs namely binary, Gray, one-hot and Johnson are designed and analyzed. It is found that Gray-code asynchronous FIFO is the best to handle the asynchronous clock domain issues in NI. The control signals of the WISHBONE bus wrappers from/to asynchronous FIFOs and packing/unpacking modules are asserted concurrently at the same rising edge of the respective router and IP clocks to reduce the latency. The same NI has been utilized for transferring data between synchronous as well as asynchronous clock domains irrespective of clock frequency and phase differences. The proposed NI ensures the seamless high data throughput between the routers and IP cores with minimal latency, higher throughput, higher speed and utilized lesser area compared to the existing design.     

基于FPGA的数据采集分析系统设计

FPGA是一种高密度逻辑器件。与通用的MCU相比,FPGA具有并行数据处理特性。利用该特性,能够实现对高速A/D的采样控制;同样,使用FPGA对采样数据进行频谱分析,能够达到比DSP芯片更高的数据处理速度。     

Security in SRAM FPGAs

As FPGAs have grown larger and more complex, the value of the IP implemented in them has grown commensurately. Since SRAM FPGAs reload their programming data every time they are powered up, an adversary can potentially copy the program as it is being loaded. FPGA manufacturers have added security features to protect designs from unauthorized copy, theft, and reverse-engineering as the bitstream is transmitted from permanent storage into the FPGA. These bitstream security features use well-known information security methods to protect design data. In this discussion, it is assumed that an adversary has physical access to the FPGA. In this environment, denial-of-service attacks on the configuration are irrelevant: A trivial denial-of-service method would be to physically damage the device - the so-called "whack-it-with-a-hammer" attack.     

基于FPGA的OFDM发射机设计

OFDM技术已经成为未来无线通信的关键技术,其发射机必须具有强大的计算能力,因此使用FPGA来完成OFDM发射机设计已成大势所趋。对整个OFDM系统参数和帧结构进行全面设计的基础上,用FPGA芯片具体实现。采用数字时钟管理器,乒乓RAM等方式提高系统运行的可靠性,并选用最优的IP核参数来减少硬件资源的占用。测试结果表明该方案占用芯片资源较少,速度较快,可靠性较高,具有广阔的应用前景。