高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。     

一种缩短共享存储访问时延的优化仲裁技术*

提出一种提高访问性能的优先级仲裁策略,按照不同类型的内存访问优先级进行分层仲裁,并通过隐藏bank预充电时延提高了内存访问效率。本方法应用于网络处理器（XD-NP）的可配置SDRAM控制器的设计中,并在FPGA平台上进行了验证,结果表明,采用延时隐藏策略的SDRAM控制器性能提升最大可达40%以上,改善明显。     

一种简单的SDRAM控制器实现

提出一种简便、模块化、易扩展和可移植的SDRAM控制器方案。综合成本、容量、速度和功耗因素,选择SDRAM作为数字图像处理系统的内存。为满足系统高速度、大容量数据传输需求,采用延时隐藏和仲裁机制实现SDRAM控制器,并对其性能评估。     

DDR SDRAM控制器中全数字延时锁定环的设计实现

介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。     

基于PCI总线高速数据采集卡的SDRAM控制器设计

为了满足基于PCI总线的高速数据采集卡中大批量数据存取使用需要,设计了一种工作在整页模式下的SDR SDRAM控制器;简单介绍了SDRAM工作原理,详细阐述了SDR SDRAM控制器模块的组成结构及其在整页模式下读写状态机实现方法;使用Al-tera公司的FPGA器件EP1C6Q240C8N,在QuartusⅡ6.0开发环境下进行仿真并应用于实验室自行研发的数据采集卡进行实验验证,通过DMA方式读取SDRAM中数据,PCI总线传输速率能达到85MB/s以上,实验结果证实了该控制器的实用性和正确性。     

基于网络处理的多核共享SDRAM控制器

设计一种基于网络处理的多核共享SDRAM控制器,提出分层优先级仲裁算法以提高多核访问共享内存的效率,针对IP包处理特点,给出一种基于指令控制的块数据传输机制来缩短IP包的读写延迟。在FPGA平台上进行验证,结果表明,当处理长度为64 Byte的IP包时,SDRAM控制器的读写效率能提高55%以上。     

用Xilinx FPGA实现DDR SDRAM控制器

DDR SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能。DDR SDRAM需要特定的DDR控制器才能完成与DSP、FPGA之间的通信。由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDR SDRAM控制器。该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术。     

DDR SDRAM控制器数据通道的设计与实现

在DDR SDRAM控制器的设计中,数据通道的设计是提高数据传输率的关键.本文按照JESD79E标准,讨论了DDRSDRAM控制器结构,分析了DDR SDRAM的读写过程,给出了控制器的读写时序方程,利用此方程设计出了一种高速数据通道.对设计高速数据通道用EDA工具进行了综合、仿真.仿真结果显示设计出的电路可以实现参数化配置并具有良好的性能.     

多端口SDRAM控制器的设计与实现

设计实现了一种基于FPGA的,可用于多数据缓存的、能够高效利用带宽的多端口SDRAM控制器.本文使用状态机的设计思想,采用Verilog硬件描述语言设计了时序控制程序.得到的SDRAM读写信号仿真波形图时序合理、逻辑正确.并成功应用到视频数据采集显示的系统中,能够达到实时显示的要求.     

基于DDR SDRAM 控制器时序分析的模型

定义了时钟单位阶跃信号C（n）,提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。     

基于FPGA的一种存储器字节访问方法

计算机系统普遍采用较宽的存储器总线结构以提高吞吐率,这导致了以字节为基本单位读写数据的不便。通过对主流SDRAM存储器的访问机制的分析,为SDRAM存储控制器设计了一种数据自动对齐方案,该方案能够根据输入的字节地址和数据自动产生所需的存储器控制信号,并将数据对齐到正确的字节位置。详细阐述了生成地址、字节控制信号以及进行字节对齐的原理与方法,并在FPGA芯片上实现。与基于Cache以及基于两次存储器读写操作的方案相比较,新方案占用硬件资源更少,存储器带宽利用率更高。     

基于FPGA的DDR SDRAM控制器的实现

随着现在各种处理器的工作频率越来越快,存储器的读写速度以及外围的控制电路的性能成为直接制约系统的性能的瓶颈。介绍了一种基于FPGA的DDRSDRAM控制器的设计。     

Using SDRAM Memories for High-Performance Accesses to Two-Dimensional Matrices Without Transpose

The data throughput of SDRAMs is significantly reduced by the control overhead required for access or transposition of large two-dimensional data matrices stored in SDRAM memories. In this paper, a new address mapping scheme is introduced, taking advantage of multiple banks and burst capabilities of modern SDRAMs. In this way, the data throughput is maximized when reading or writing rows or columns of a two-dimensional data matrix. Other address mapping strategies minimize the total number of SDRAM page-opens while traversing the two-dimensional index-space in row or column direction. In order to achieve a higher data throughput, the new approach uses an alternative bank interleaving method to hide additional wait cycles. In this way, the number of data bus wait cycles do not depend on the overall number of page-opens directly any more. It is shown, that the data bus utilization can be increased significantly. In particular, the new mapping strategy is optimized for access of parallel samples, distributed among a number of SDRAM chips. Therefore, double buffering can be omitted. As a special operation, 2D-FFT processing for radar applications is considered. Depending on SDRAM parameters and dimensions, a continuous bandwidth utilization of 96–98 % is achieved for accesses in both matrix dimensions, including all page-opens and refresh operations.     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

FPGA实现高速实时多端口SDRAM控制器的研究

为了满足多个设备同时存取高速数据的需求,介绍了利用Xilinx高性能可编程逻辑器件Virtex6 FPGA实现高速实时多端口DDR3 SDRAM控制器的原理和方法,在一个实时图像处理系统平台上实现了对单片SO-DIMM DDR3内存条的多设备实时访问控制。通过ChipScope工具采样输入输出数据,验证其可行性,分析计算出端口速率和其他主要时间参数。实验结果显示高速实时多端口SDRAM控制器具有集成度高、传输带宽高、功耗低的优点。在多设备同时读写高速数据的系统中具有很高的实用价值。     

动态部分可重构方法在SDRAM控制器中的应用

动态部分可重构方法应用于FPGA系统设计中,充分利用了FPGA芯片提供的可重配置功能,减小了FPGA芯片的配置时间。通过对可重构方法的研究,提出了基于模块化动态可重构方法应用到SDRAM控制器设计中,给出了重构流程,并对实验结果进行了分析。该方法提高了FPGA芯片的利用率,有效地提高了可重配置计算系统的整体性能。     

基于HDF5的结构网格计算流体动力学程序并行I/O技术

大规模计算流体动力学(CFD)计算对数据I/O能力提出了很高需求。层次式文件格式(HDF5)可有效管理大规模科学数据,并对并行I/O具有良好的支持。针对结构网格CFD并行程序,设计了其数据文件的HDF5存储模式,并基于HDF5并行I/O编程接口实现了其数据文件的并行I/O,在并行计算机系统上进行了性能测试与分析。结果表明,在使用4~32个进程时,基于HDF5并行I/O方式的写文件性能比每进程独立写普通文件的方式高6.9~16.1倍;基于HDF5并行I/O方式的读文件性能不及后者,为后者的20%~70%,但是读文件的时间开销远小于写文件的时间开销,因此对总体性能的影响较小。     

高速数据采集系统中SDRAM控制器的设计

SDRAM作为大容量和高速的动态存储器,在高速数据采集系统中具有很大的应用价值,本文介绍了SDRAM的体系结构和工作原理,用Verilog HDL设计并在CPLD上实现了SDRAM接口控制器,实现高速数据采集系统中的大容量缓存.