一种用于分数频率合成器的3阶单环∑△调制器

分析了无线通信分数分频频率合成用移位产生的简单高效的单环3阶3位量化SDM结构.该电路采用标准0.18 μm CMOS工艺实现,电源电压1.8V,内部使用24位总线,在工作频率为16 MHz时,可到达的频率分辨率为8 Hz,结果表明它的带外噪声平坦、输出位宽窄,优于同阶级联∑△结构.     

一种先进的N分数锁相环频率合成器

分析了N分数PLL频率合成器，并把 Σ-Δ调制技术应用于频率合成器中，解决了频率分辨率和鉴相器工作频率之间的矛盾，同时大大提高了噪声性能。     

一种先进的N分数锁相环频率合成器

分析了N分数PLL频率合成器，并把∑－△调制技术应用于频率全盛器中，解决了频率分辨率和鉴相器工作频率之间的矛盾，同时大大提高了噪声性能。     

分数分频锁相频率合成器及其实验研究

详细介绍了分数分频锁相环的工作原理和特性,以及抑制分数分频锁相环相位调 制边带的方法,给出了一个L波段分数分频锁相合成器的实验结果。     

一种采用三阶Σ-Δ调制器的分数-N CMOS频率合成器

介绍了一种采用三阶Σ-Δ调制器的分数-N锁相环频率合成器的设计与实现,该设计具有快速锁定和低噪声的优点,其中,调制器采用MASH结构,预分频器采用可编程的分频设计,分频范围为64~127。系统的最高输入频率可达1.6 GHz,采用TSMC 0.35μm CMOS工艺。测试结果显示,该结构在频率偏离10 kHz点,相位噪声达到-104.09 dBc/Hz;在锁定状态,频率偏移为22Hz,功耗为30 mW。     

一种高分辨率∑△小数分频频率合成器

提出了一种采用新型分频器的小数分频频率合成器。该频率合成器与传统的小数分频频率合成器相比具有稳定时间快、工作频率高和频率分辨率高的优点。设计基于TSMC0.25μm2.5V1P5MCMOS工艺,采用sig-ma-delta调制的方法实现。经测量得到该频率合器工作频率在2.400～2.850GHz之间,相位噪声低于-95dBc/Hz@100kHz,最小频率步进小于30Hz,开关时间小于50μs,满足多数无线通信系统的要求。     

一种高性能、低功耗音频ΣΔ调制器

设计了一个应用于18位高端音频模数转换器(ADC)的三阶低功耗ΣΔ调制器. 调制器采用2-1级联结构,通过优化调制器系数来提高其动态范围,并减小调制器输出频谱中的杂波. 电路设计中采用栅源自举技术实现输入信号采样开关,有效提高了采样电路的线性度;提出一种高能效的A/AB类跨导放大器,在仅消耗0.8mA电流的情况下,达到100V/μs以上的压摆率. 针对各级积分器不同的采样电容,逐级对跨导放大器进行进一步功耗优化. 调制器在中芯国际0.18μm混合信号CMOS工艺中流片,芯片核心面积为1.1mm×1.0mm. 测试结果表明在22.05kHz带宽内,信噪失真比和动态范围分别达到91dB和94dB. 在3.3V电源电压下,调制器功耗为6.8mW,适合于高性能、低功耗音频模数转换器应用.     

分数分频锁相频率合成器及其实验研究

详细介绍了分数分频锁相环的工作原理和特性，以及抑制分数分频锁相环相位调制边带的方法，给出了一个L波段分数分频锁相合成器的实验结果。     

ΔΣ调制器在分数分频频率综合器中的分析与设计(英文)

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型ΔΣ调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

△∑调制器在分数分频频率综合器中的分析与设计

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型△∑调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

用于调制频率合成器的5bit 4阶误差反馈ΔΣ调制器设计

针对频率合成器的高速数据调制应用,采用误差反馈结构,设计了一个用于直接ΔΣ调制频率合成器的5 bit4阶ΔΣ调制器.该结构能简化多bit量化器的设计,不会对调制输入信号产生采样延迟.通过在传递函数中引入两个极点,获得了比多环路级联结构更好的系统噪声性能.在电路实现上,采用CSD方法实现滤波器的系数相乘,并通过对系数共同项的优化,减少了系统的硬件消耗和功耗,取得了好的系统性能     

小数分频频率合成器的计算机辅助设计

通过介绍小数分频频率合成器的基础理论，详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计与过程。仿真结果表明，运用ADS仿真模拟有利于提高电路设计和制造水平，对实际中应用小数分频频率合成技术具有较好的借鉴意义。     

用于调制频率合成器的5bit 4阶误差反馈ΔΣ调制器设计

针对频率合成器的高速数据调制应用,采用误差反馈结构,设计了一个用于直接ΔΣ调制频率合成器的5bit 4阶ΔΣ调制器.该结构能简化多bit量化器的设计,不会对调制输入信号产生采样延迟.通过在传递函数中引入两个极点,获得了比多环路级联结构更好的系统噪声性能.在电路实现上,采用CSD方法实现滤波器的系数相乘,并通过对系数共同项的优化,减少了系统的硬件消耗和功耗,取得了好的系统性能.     

80dB动态范围，用于低中频结构GSM接收机的ΣΔ调制器

介绍了一个200kHz信号带宽、用于低中频结构GSM射频接收机的高精度ΣΔ调制器.该调制器采用3阶单环单比特的结构,电路使用全差分开关电容结构实现,并在0.6μm 2P2M CMOS工艺下流片验证.调制器使用全差分±1V参考电压,工作在26MHz采样频率,过采样率为64.测试结果表明,在200kHz信号带宽内,调制器达到80.6dB动态范围,峰值SNDR达到71.8dB,峰值SNR达到73.9dB.整个调制器电源电压为5V,静态功耗为15mW.     

一种4 阶􀀁􀀂 调制器的系统分析和行为模拟

高阶ΣΔ调制器提供了一种有效的获得高速、高精度ADC的方法。本文分析了一种4阶三级级联ΣΔ调制器，考虑了主要的几种非理想因素，如时钟抖动，热噪声和实际的运放参数，使用MATLAB／SIMULINK对其进行了行为模拟，当过采样率选为24时，采样频率为48MHz，调制器的动态范围为89dB，峰值信噪比为87．3dB。     

一种锁相式频率合成器的设计

介绍了一种锁相式频率合成器的总体设计和电路结构设计,并进行了实验制作。设计的电路工作频率在１００ＭＨｚ以上,可广泛应用于雷达,航空,航天,通讯,导航,锁相环路等领域。     

四阶连续时间正交带通ΣΔ调制器的设计

介绍一个适用于低中频架构的四阶连续时间正交带通ΣΔ调制器的设计,通过采用复数积分器代替传统的谐振器,优化了调制器的噪声整形性能。调制器采用开关电容反馈DAC来减少对时钟抖动的敏感度。电路设计采用smic0.13mixed-signalCMOS工艺,仿真结果表明,在12MHz采样频率下,调制器的信号噪声失真比可达到78dB,其信号带宽为200kHz,中心频率在200kHz。     

一种锁相式频率合成器的频率粗调方案

本文介绍了一种慢速跳频电台锁相式频率合成器所使用的频率粗调方案，描述了其工作原理、部件电路以及工作过程，并与其它方案作了简单比较。