功率VDMOS器件的ESD瞬态模型

基于对功率VDMOS器件ESD保护及初始条件的分析,建立了VDMOS器件的ESD保护等效电路,分析了ESD响应过程,得到功率VDMOS器件的ESD瞬态模型.分析结果表明,该模型准确地描述了功率VDMOS器件的ESD瞬态放电过程,解决了以往模型中初始条件分析不足等同题.借助该模型,获得ESD器件的等效电阻和击穿电压、VDMOS的栅极输入电阻、栅源电容、栅氧厚度等与功率VDMOS器件抗ESD能力的关系,为功率VDMOS器件的抗ESD保护设计提供重要指导.     

VDMOS等效电路的SPICE模型

分析了VDMOS器件中存在的各种寄生效应以及这些寄生效应对器件性能的影响,在此基础上建立了VDMOS等效电路的SPICE模型.通过MEDICI数值分析软件,模拟VDMOS在不同偏置条件下的电压、电流、电容特性,从而提取出VDMOS等效电路模型参数.并用SPICE软件对等效电路仿真,进行了直流分析和瞬态分析,得到等效电路的电学特性曲线图.仿真的结果与MEDICI器件模拟工具模拟结果相互比较,具有较好的一致性.     

新型高频VDMOS功率器件的研究

作者采用一种新方法设计了可在高压下工作的高频VDMOS器件,该器件具有二级场板终端结构。通过在工艺上利用多晶硅选择氧化形成漏表面厚氧化层,不仅可以有效地减小C_(gd),而且可以减小C_(gs)。该方法简化了器件制作工艺并实现了自对准扩散。     

评价功率VDMOS器件SEB效应的畸变NPN模型

构建了一个半径为0.05μm的圆柱体,用于模拟单粒子辐射功率VDMOS器件的粒子径迹,且圆柱体内新生电子和新生空穴的数目沿圆柱体的半径方向呈高斯分布。考虑到功率VDMOS器件的SEB效应与寄生NPN具有直接关系,提出了一种畸变NPN模型,并通过合理假设,推导出功率VDMOS器件在单粒子辐射下安全漏源偏置电压的解析式。结果表明,使用解析式计算得到的SEB阈值与TCAD仿真结果吻合较好。该模型可被广泛用于功率VDMOS器件SEB效应的分析和评价,为抗辐射功率VDMOS器件的选型及评价提供了一种简单和廉价的方法。     

VDMOS功率场效应器件的设计与研制

VDMOS功率场效应器件是八十年代迅速发展起来的新型功率器件,由于它比双极型功率器件具有许多优良性能:如高输入阻抗、低驱动电流、开关速度快、工作频率高、具有负的电流温度系数、热稳定性好,安全工作区大,没有二次击穿及高度线性的跨导等,已广泛地应用于各种电子设备中,如高速开关电路、开关电源、不间断电源、高功率放大电路、高保真音响电路、射频功放电路、电力转换电路、电机变频调速、电机驱动、固体继电器、控制电路与功率负载之间的接口电路等。     

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。     

VDMOS功率器件用硅外延片

1、产品及其简介1973年美国IR公司推出VDMOS结构,将器件耐压、导通电阻和电流处理能力提高到一个新水平。功率VDMOS管是在外延片上制作的,由于一个管芯包括几千个元胞,故要求线条细,光刻精度高。所以对外     

TVS器件在信息设备ESD防护中的应用

信息设备的ESD保护十分重要，而TVS是一种非常有效的保护元件，与其它元件相比，TVS有其独特的优势。文中主要分析了TVS的伏安特性、电压及电流的时间特性和工作原理；并根据不同保护对象可能受到的静电冲击及保护要求的不同，对TVS的选用原则作了较为详细的说明；并分别介绍了TVS在信息设备ESD保护中的电路设置方法；同时讨论了PCB的设计与布局方法。     

500V VDMOS功率器件终端结构设计

本文论述了VDMOS器件的一种场板-分压环结合的终端结构。对1.5A/500V功率器件进行了分析和设计,并给出了终端电场分布的模拟结果。投片试制结果与设计预期参数相符。     

功率VDMOS器件设计及研制

分析了VDMOS器件击穿电压、导通电阻、阈值电压和开关特性等主要性能指标的影响因素,并借助半导体模拟仿真软件Sentaurus对VDMOS器件进行建模,调整器件各个结构参数,提出采用P体区间厚氧化层方法提高器件的动态特性,获得满足设计目标要求的器件电性能参数,最终形成器件设计版图,并依此在现有生产线上进行工艺流片,根据流片结果进一步优化调整设计参数,最终获得一款击穿电压400 V、导通电阻0.45?、阈值电压2.5 V、开关特性较好的功率VDMOS器件。     

SCR器件在CMOS静电保护电路中的应用

静电放电(ESD)对CMOS电路的可靠性构成了很大威胁。随着CMOS电路集成度的不断提高，其对ESD保护的要求也更加严格。针对近年来SCR器件更加广泛地被采用到CMOS静电保护电路中的情况，文章总结了SCR保护电路发展过程中各种电路的工作机理。旨在为集成电路设计人员提供ESD保护方面的设计思路以及努力方向。     

AC Modeling of the ggNMOS ESD Protection Device

From AC analysis results utilizing a 2‐dimensional device simulator, we extracted an AC‐equivalent circuit of a grounded‐gate NMOS (ggNMOS) electrostatic discharge (ESD) protection device. The extracted equivalent circuit is utilized to analyze the effects of the parasitics in a ggNMOS protection device on the characteristics of a low noise amplifier (LNA). We have shown that the effects of the parasitics can appear exaggerated for an impedance matching aspect and that the noise contribution of the parasitic resistances cannot be counted if the ggNMOS protection device is modeled by a single capacitor, as in prior publications. We have confirmed that the major changes in the characteristics of an LNA when connecting an NMOS protection device at the input are reduction of the power gain and degradation of the noise performance. We have also shown that the performance degradation worsens as the substrate resistance is reduced, which could not be detected if a single capacitor model is used.     

CMOS片上电源总线ESD保护结构设计

随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了三种常见的CMOS集成电路电源总线ESD保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD保护电源总线拓扑结构.运用HSPICE仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD测试通过±3 000 V.     

功率集成电路中的高压电源和地之间的ESD保护

重点讨论了应用于功率集成电路的高压电源和地之间的一种采用动态检测电路的ESD保护电路,介绍了他的电路结构和工作原理,利用HSpice软件对其在ESD脉冲和正常工作2种情况下的功能进行了仿真,并模拟了保护电路中各器件的尺寸对电路性能的影响。仿真结果证明这种保护电路能满足ESD保护的要求,实际流水结果通过了4 kV HBM测试。     

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。     

系统级测试下静电防护器件的失效机理分析

为满足系统级电磁兼容测试标准IEC61000-4-2,许多航空电子设备中都有静电放电(ESD)防护器件,其功能的失效直接影响到被保护电路和整机的安全性.在分析该类器件的失效机理时考虑到典型性,选择双极性ESD防护器件0603ESDA-TR作为受试对象,研究了系统级ESD注入对器件性能的影响,并对器件内部温度分布进行了仿真分析.研究表明ESD脉冲注入时雪崩电流在整个pn结面分布不均匀,仅集中在边缘几个点上,局部过热点的温度甚至达到硅熔融温度,将破坏原有的晶格结构,导致器件二次击穿而发生硬损伤.当ESD电压达到25 kV后,器件的性能参数开始退化,但反向漏电流几乎不变;连续100次脉冲后器件完全失效.分析后得出的结论是:ESD防护器件遭受系统级静电放电冲击时具有累积效应,其失效是由性能退化引起的,并且传统的漏电流检测无法探测到ESD引起的损伤.     

集成电路中的ESD保护

随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂,对静电的电磁场效应,如电磁干扰(EMI)及电磁兼容性(EMC)问题越来越重视.简要介绍静电放电(ESD)的产生及在集成电路工艺、器件中的防护措施,并提供了现今流行的保护电路.