CMOS工艺中GG-NMOS结构ESD保护电路设计

采用GG-NMOS结构的ESD保护电路的工作原理和对其进行的ESD实验,提出了一种保护电路的栅耦合技术方案,并达到了预期效果．通过实验可以看出其性能达到了人体放电模式的2级标准．在模拟的基础上可确定损伤的机理和位置,从而给出了由ESD导致的栅氧化层损伤的微观机制．     

CMOS工艺中GG-NMOS结构ESD保护电路设计

采用GG-NMOS结构的ESD保护电路的工作原理和对其进行的ESD实验,提出了一种保护电路的栅耦合技术方案,并达到了预期效果.通过实验可以看出其性能达到了人体放电模式的2级标准.在模拟的基础上可确定损伤的机理和位置,从而给出了由ESD导致的栅氧化层损伤的微观机制.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

集成电路中的ESD保护

随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂,对静电的电磁场效应,如电磁干扰(EMI)及电磁兼容性(EMC)问题越来越重视.简要介绍静电放电(ESD)的产生及在集成电路工艺、器件中的防护措施,并提供了现今流行的保护电路.     

ESD电路保护设计中的若干关键问题

兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电(ESD)问题。不仅如此,电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类:即在制造过程中的保护以及在“现实”环境中的保护。     

CMOS集成电路的ESD模型和测试方法探讨

随着超大规模集成电路工艺的高速发展，特征尺寸越来越小，而静电放电(Electrostatic Discharge)对器件可靠性的危害变得越来越显著。因此．静电放电测试已经成为对器件可靠性评估的一个重要项目。介绍了ESD的4种等效模型：人体、机器、器件充电和场感应模型，以及各模型的特点和等效测试电路。同时较详细的介绍了ESD的测试方式和方法。     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

MOS集成电路ESD保护技术研究

重点论述了ESD失效模式失效机理和MOS集成电路ESD保护电路。     

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离.     

CMOS VLSI ESD保护电路设计技术

本文对CMOSVLSI芯片ESD失效现象及其ESD事件发生机理进行了分析,介绍了CMOSVLSIESD保护电路设计技术。使用具有大电流放电性能的MOS器件构成的ESD电路,以及采用周密的版图布局布线技术,可实现良好的ESD保护性能。     

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

Design and Analysis of On-Chip ESD Protection Circuit with Very Low Input Capacitance for High-Precision Analog Applications

An ESD protection design is proposed to solve the ESD protection challenge to the analog pins for high-frequency or current-mode applications. By including an efficient power-rails clamp circuit into the analog I/O pin, the device dimension (W/L) of ESD clamp device connected to the I/O pad in the analog ESD protection circuit can be reduced to only 50/0.5 (m/m) in a 0.35-m silicided CMOS process, but it can sustain the human-body-model (machine-model) ESD level of up to 6 kV (400 V). With such a smaller device dimension, the input capacitance of this analog ESD protection circuit can be significantly reduced to only 1.0 pF (including the bond pad capacitance) for high-frequency applications. A design model to find the optimized layout dimensions and spacings on the input ESD clamp devices has been also developed to keep the total input capacitance almost constant (within 1% variation), even if the analog input signal has a dynamic range of 1 V.     

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。     

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6 μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。     

SOI集成电路的ESD保护技术研究进展

近年来，随着SOI技术的快速发展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。介绍了SOI ESD保护器件方面的最新进展，阐述了在SOI ESD保护器件设计和优化中出现的新问题，并进行了详细的讨论。