用于频率综合的电荷泵锁相环电路设计

在阐述了锁相环频率综合的工作原理、分析和设计方法的基础上,结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。采用安捷伦公司的ADS软件对锁相环进行了系统设计及仿真,并采用Cadence公司的Spectre-RF系列软件进行了锁相环具体电路设计和仿真。采用该方案设计的锁相环输出频率范围18.15 23 GHz,相位噪声-90 dBc/Hz,锁定时间小于5μs。     

射频识别接收机前端低噪声CMOS全集成频率综合器关键模块设计

为满足射频识别接收机相位噪声性能要求,在分析了频率综合器整体噪声机制的基础上,将偶次谐波抑制电路应用于1.8 GHz压控振荡器设计并采用注入锁定高速与分频器结构,鉴频鉴相器PFD设计改善了相位死区,在整体上改善了频率综合器相位噪声。利用0.25μm 1P6M RFCMOS工艺,完成了频率综合器的完整版图设计。仿真结果表明:VCO调谐范围达到47.2%,电路整体相位噪声达到-128 dBc/Hz@1 MHz,完全满足应用要求。     

11.8GHz低相噪频率源的设计

针对汽车防撞雷达系统,设计了11.8GHz低相噪频率源.在对锁相环技术研究的基础上,分析相位噪声达到要求指标的可行性,并介绍鉴相器电路、压控振荡器电路以及环路滤波器电路的设计.测试结果表明该输出频率为11.8GHz的频率源获得很好的相位噪声性能,实现1kHz处相位噪声指标优于-90dBc/Hz,并且其他指标均达到要求.11.8GHz低相噪频率源能提高汽车防撞雷达系统的性能.     

基于数字鉴频器的新型微波锁相环捕获方法

为了提高锁相环锁定速度,在研究快速捕获技术基础上提出一种新型的数字鉴频器的设计方法,然后对一个频率范围在1~8 GHz、频率步进为10 MHz的宽带锁相频率源进行了设计与实现.该方法利用鉴频器对压控振荡器的频率进行精确预置,使其进入锁相环快捕带,实现对锁相环宽带捕获和精确预置.测试结果表明,该锁相频率源相位噪声低,杂散小;采用该方法,捕获时间有了较大的改善.     

非线性锁相环的分析与仿真

提出了一种改进锁相环非线性性能的方法,在基本锁相环的基础上增加一个非线性器件N和一个低通滤波器(LPF),使用鉴频鉴相器(PFD)代替鉴相器(PD).利用Matlab软件的Simulink功能模块对非线性锁相环性能进行仿真和验证,直观地得出了频率捕捉时间、频率捕捉范围、相位噪声等锁相环参数,验证了在噪声环境下改进方法的可行性及其优点.结果表明,采用该方法可使锁相环具有大的捕捉范围并能快速锁定,输出信号的相位噪声低,锁相环的捕捉性能和跟踪性能提高.     

静止无功补偿装置中的全数字频率自适应锁相技术

当电网不平衡和电压畸变的情况下,传统的基于dq同步坐标变换的三相同步锁相环（SRF-PLL）,存在无法准确锁定电压相位及频率的不足,不能很好满足静止无功补偿装置（SVC）的应用要求。基于目前存在的难题,提出一种易于工程实现的全数字频率自适应锁相技术,利用频率自适应相序检测器的正负序完全分离性能及其滤波特性,准确锁定电压正序基波频率和相位;给出此锁相技术在SVC主控装置中的数字实现方案,搭建基于主控装置控制算法源程序的SVC控制系统仿真模型。根据某炼钢企业电弧炉系统实际运行参数,对提出的锁相环性能进行仿真研究,PSCAD/EMTDC仿真结果表明,在电网不平衡和电压畸变时该锁相环可以准确锁定相位频率,且锁相性能不受系统频率偏差和波动的影响。     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

高频快速锁相源设计

无线通讯中高性能频率源具有重要的作用，在雷达、通信设备、电子侦察的构成中占据核心地位，本文提出的锁相环频率合成器具有很多优点，比较突出的表现为信号频率高、功耗小、体积不大、具有很高的频率变化速度。锁相环频率合成器这一装置的主要用途就是对相位锁定。跳频源的设计主要依靠锁相技术来完成，主要采取ADF4112复合D/A转换器MAX538的模式。其输出频率基本满足7.8~8.6GHz左右连续可调，进而在更大范围内实现了锁相环路输出频率的可调性，为扩频通信领域关于源设计提供了有益借鉴。     

超声清洗设备功率自动监控电路的设计

为使超声清洗设备射频输出功率最大,要求超声换能器始终工作在谐振状态下。采用频率自动跟踪技术,并引入数字锁相环具体实现系统频率自动跟踪。仿真结果表明,所设计的超声清洗电路直流到射频输出功率转换效率较高;超声换能器上的电压、电流信号相位同步,换能器始终工作在谐振状态下。     

基于dq变换的锁相环设计与仿真

针对一般锁相环在电网电压波动时存在锁相误差的问题,提出了一种基于dq变换的锁相环新方案,并对锁相环参数进行了整定。对于电网电压频率变化、相位变化以及谐波注入的影响,利用matlab进行了仿真分析。仿真结果表明,新方案有很好的跟踪效果,跟踪速度快,精度高,能较好实现相位锁定。     

降低锁相式频率合成器相位噪声方法研究

针对锁相式频率合成器噪声特点,简述了相位噪声的表征形式,分析了锁相式频率合成嚣相位噪声的产生原因,提出了几种降低相位噪声的方法．ADS软件仿真的结果表明,这几种方法能够有效地改善锁相式频率合成器的相位噪声特性,提高频率合成器的稳定性,具有实际运用意义．     

FPLL环路性能分析及优化准则

通过建立联合环路的数学模型,将锁频环(FLL)跟踪误差引入锁相环(PLL),能准确推导出二阶FLL辅助三阶PLL的相位跟踪误差公式.推导结果表明,锁频环辅助的锁相环(FPLL)跟踪误差与之前针对单PLL或FLL的研究结果有较大差别: 考虑加加速度动态效果时,FPLL环路相位跟踪动态应力误差为零;FPLL相位热噪声跟踪误差不仅包含PLL的热噪声,而且具有FLL的热噪声成分.另外,不同于对FLL或PLL单独作优化,提出一个FPLL的联合优化准则: 以FLL动态应力误差小于PLL快速捕捉带为约束,相位跟踪误差最小为目标,对FLL和PLL带宽同时进行优化.最后,数值仿真结果表明,所作FPLL的环路性能分析正确,推导所得误差公式准确;联合优化所得FPLL环路可稳定工作,同时获得相对单PLL更好的相位跟踪精度.研究结果有助于之后FPLL的精确设计.     

多芯片小数分频锁相环输出信号相位同步设计

为了在多通道射频（RF）通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环（PLL）相位同步,提出小数分频PLL输出信号相位同步算法. 设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器（NCO）产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差. 根据相位差的计算结果反馈调节PLL内 delta-sigma 调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步. 通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms.     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

一种集成占空比校准的低杂散参考时钟倍频器

为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环输出杂散恶化,该倍频器通过数控边沿调整技术在较大误差范围内进行占空比粗调,然后通过模拟占空比校准环路进行高精度占空比校准,两种校准方式根据所提出的占空比校准控制算法协同工作,在扩大校准范围的同时提高了校准精度.仿真结果证明可以将100 MHz输入参考时钟占空比误差从13.8%降低至0.007%,且倍频输出频率误差低至380×10~(-6).基于40 nm CMOS工艺对该倍频器进行流片验证,测试结果表明:该倍频器能够使锁相环输出信号的带内噪声降低约6.67 dB,量化噪声降低约5.61 dB,且占空比校准后,能够将锁相环输出信号频谱中距离载波1/2参考时钟频率偏移处的杂散降低约9.52 dB;通过倍频器对锁相环的参考时钟进行倍频能够有效降低锁相环的带内噪声和量化噪声,对倍频器输入时钟的占空比进行校准能够有效降低锁相环输出频谱中的杂散.     

锁相跳频源的极值相位裕量设计法

针对电流型电荷泵PLL频率综合器芯片,提出一种称为极值相位裕量的无源环路滤波器方案和设计方法。使PLL频率合成器成为2型(3~4)阶环;论证了设计公式,并用良好设计方法研制了一个L波段的跳频源。该跳频源在相位噪声、调频速度和杂散抑制等方面的性能指标较高。     

短波接收机数字锁相频率合成器的设计

提出了基于DDS/PLL混合的频率合成器的设计方案,给出了主要的硬件选择,并且对该频率合成器的杂波抑制和相位噪声进行了分析,最后对样机的性能进行了测试,结果表明该频率合成器具有很好的性能,可应用于短波接收机中。